BLOQUE 2. (PARTE 3: Tema 1) CONJUNTO CONFIGURABLE DE PUERTAS FPGA (Field Programmable Gate Array) Clasificación y descripción

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1 SISTEMAS ELECTRÓNICOS DIGITALES OQUE 2 CIRCUITOS DIGITALES CONFIGURAES (PARTE 3: Tema 1) CONJUNTO CONFIGURAE DE PUERTAS Clasificación y descripción Enrique Mandado Pérez María José Moure Rodríguez

2 Circuito digital configurable en el que los recursos lógicos y las conexiones entre ellos están distribuidos. ELEMENTOS DE UN CIRCUITO FPGA - Bloques lógicos internos - Bloques de entrada/salida - Recursos de interconexión - Recursos de sincronización

3 ELEMENTOS DE UN CIRCUITO FPGA Bloques lógicos internos Recursos lógicos que permiten realizar diferentes funciones lógicas. Su complejidad puede variar desde un simple par de transistores hasta un conjunto de memorias de acceso aleatorio denominadas tablas de consulta (look-up tables), combinadas o no con elementos de memorización, de inversión de variables, etc. Suelen ser configurables y diversos fabricantes los denominan con el acrónimo CLB (Configurable Logic Block). Según los bloques lógicos los circuitos FPGA pueden ser: - FPGA de granularidad fina (Fine granularity) Posee gran cantidad de bloques lógicos muy sencillos con capacidad para realizar un número muy limitado de funciones lógicas cada uno. - FPGA de granularidad gruesa (Coarse granularity) Posee un menor número de bloques lógicos cada uno de los cuales tiene capacidad para realizar funciones de cierta complejidad.

4 ELEMENTOS DE UN CIRCUITO FPGA Bloques de entrada/salida (I/O blocks) Recursos lógicos que establecen el enlace entre los bloques lógicos internos y los terminales de entrada/salida. Suelen ser configurable y pueden tener también diferentes grados de complejidad. Recursos de interconexión Conjunto de líneas e interruptores programables a través de los cuales las señales se transmiten entre los bloques lógicos internos y entre ellos y los bloques de entrada/salida. Se denominan canales de enrutado o de encaminamiento (Routing channels). Recursos de sincronización y distribución del generador de impulsos Disminuyen y eliminan los retrasos en la distribución de la onda cuadrada del generador de impulsos (Clock).

5 TIPOS DE CIRCUITOS FPGA De acuerdo con la organización de los bloques lógicos y con la forma de realizar los recursos de interconexión pueden ser: - Terraza (Terraced) - Cuadrícula (Manhattan or Island) - Mar de puertas (Sea of gates)

6 RECURSOS S RECURSOS DE INTERCONEXIÓN FPGA tipo terraza Se caracteriza por tener los bloques lógicos internos dispuestos en filas separadas por canales en los que se ubican los recursos de interconexión horizontal. Reciben por ello el nombre de terraza (Terraced or Row based organization). Se basa en los circuitos integrados semimedida de tipo matriz de puertas, denominada no canalizada (Channelless) en los que los recursos de interconexión se solapan con los recursos lógicos en diferentes capas. & & & & RECURSOS S & & & & RECURSOS DE INTERCONEXIÓN & & & & RECURSOS S

7 FPGA tipo terraza La conexión entre los bloques lógicos y entre ellos y los bloques de entrada/salida se realiza fundamentalmente mediante recursos de interconexión horizontal. Existen también recursos de interconexión vertical que facilitan la comunicación entre los canales horizontales y transmiten señales globales como por ejemplo la de reloj. No se agrupan formando canales, al contrario que los recursos de interconexión horizontal, sino que se distribuyen por todo el circuito y se solapan con el resto de los elementos que lo forman. : Bloque Lógico : Bloque de entrada/salida Recursos de interconexión horizontal Recursos de interconexión vertical

8 OQUE OQUE FPGA tipo cuadrícula (Manhattan or Island) Está constituida por un conjunto de bloques lógicos internos dispuestos en forma de filas y columnas delimitadas por los recursos de interconexión que se extienden de forma vertical y horizontal entre los bloques Se basa en la organización de los circuitos integrados semimedida denominada canalizada (Channelled) en la que los recursos de interconexión se intercalan entre los recursos lógicos OQUE OQUE OQUE OQUE & & & & OQUE OQUE OQUE & & & & & & & &

9 FPGA tipo mar de puertas Recursos de interconexión vertical Recursos de interconexión horizontal Bloques lógicos Los recursos de interconexión se sitúan en capas diferentes de las de los bloques lógicos internos (como en los circuitos integrados semimedida del tipo matriz de puertas no canalizada). Las facilidades de conexionado de esta organización permiten disminuir apreciablemente los retardos, por lo que su velocidad de operación es menos sensible a las decisiones de partición (Partitioning) y de ubicación (Placement) de los bloques lógicos.

10 COMPARACIÓN ENTRE LOS CIRCUITOS PLD Y LOS FPGA PLD FPGA CUADRÍCULA OQUE OQUE OQUE OQUE OQUE OQUE MATRIZ DE INTERCONEXIÓN OQUE OQUE OQUE OQUE OQUE OQUE OQUE OQUE OQUE Los circuitos FPGA superan en general a los circuitos PLD: - Alcanzan mayor densidad de integración y por tanto con ellos se pueden implementar sistemas digitales más complejos. - Facilitan la implementación de sistemas digitales de arquitecturas muy diferentes: criptografía, procesado de señal, control industrial, etc. - Facilitan la implementación de unidades aritméticas con generación de acarreos en paralelo y con ellos se pueden implementar procesadores digitales más rápidos.

11 Esquema de bloques conceptual de una FPGA de organización cuadrícula

12 OQUES S CONFIGURAES BASADOS EN PUERTAS LÓGICAS Están constituidos por un circuito combinacional que realiza diversas funciones lógicas sencillas según el estado de unas variables de configuración CCC Variables de Configuración

13 OQUES S CONFIGURAES BASADOS EN MULTIPLEXORES Están constituidos por uno o más multiplexores que, mediante la conexión adecuada de sus entradas a una variable o a un nivel constante, permiten realizar funciones lógicas de diferentes números de variables. Si poseen varias entradas y salidas se puede realizar mediante ellos una función lógica compleja o varias funciones sencillas. G1 A A Símbolo lógico de un multiplexor de dos canales B C D G Y B C D G2 G3 Y1 Y2 Y3

14 OQUES S CONFIGURAES BASADOS EN TAAS DE CONSULTA TAA DE CONSULTA (LOOK UP TAE) Memoria RAM con la que se puede implementar cualquier función lógica cuyo número de variables sea igual o menor que el número de entradas de la tabla de consulta. Tabla de consulta de tres variables de entrada

15 OQUES S CONFIGURAES BASADOS EN TAAS DE CONSULTA A B C D LUT Y1 LUT Y3 A B C D LUT Y2 Ejemplo de CLB basado en tablas de consulta

16 OQUES S CONFIGURAES CON BIESTAES ENTRADA DIRECTA SALIDA ADICIONAL A PUESTA A CERO SALIDA SIN MEMORIZAR B C OQUE D R Q SALIDA MEMORIZADA D E CLK S PUESTA A UNO

17 OQUES S CONFIGURAES CON BIESTAES REALIMENTADOS A A B B C OQUE OQUE UNIVERSAL UNIVERSAL CLK Q D Q Facilitan la implementación de sistemas secuenciales

18 OQUES S CONFIGURAES CON GENERACIÓN ANTICIPADA DEL ACARREO ENTRADA DE ACARREO Facilitan la realización de circuitos sumadores, contadores y multiplicadores capaces de funcionar a elevada frecuencia. A B OQUE GENERADOR DE ACARREO 1 S1 A OQUE S2 B GENERADOR DE ACARREO 2 SALIDA DE ACARREO

19 OQUE CONFIGURAE DE LA FPGA SPARTAN-IIE

20 FPGA CON OQUES S CONFIGURAES Y OQUES FUNCIONALES DE MEMORIA Memoria Memoria Memoria Memoria Memoria Memoria Arquitectura FPGA con bloques RAM adicionales Eleva la velocidad de proceso, aprovecha mejor los terminales de entrada/salida y simplifica el diseño de la placa de circuito impreso en la que se coloca la FPGA

21 FPGA CON OQUES S CONFIGURAES Y OQUES FUNCIONALES DE MEMORIA - Memoria de acceso aleatoiro (RAM) - Escritura y lectura no simultánea (Single port RAM) - Escritura/lectura simultáneas (Simple dual-port RAM) - Acceso doble (True dual-port o bidirectional dual-port) - ROM - Registros de desplazamiento - Implementadas con C (CLB) y RAM - FIFO - CAM

22 OQUE DE MEMORIA DE LA FPGA SPARTAN-IIE

23 FPGA CON OQUES S CONFIGURAES, OQUES FUNCIONALES DE MEMORIA Y MULTIPLICADORES MEMORIA MULTIPLICADORES 18 Bit 36 Bit 18 Bit Facilitan la realización de cálculos matemáticos complejos

24 FPGA CON OQUES S CONFIGURAES Y PROCESADOR EMPOTRADO (EMBEDDED PROCESSOR) FPGA FPGA CPU CPU RAM INTERFAZ RAM INTERFAZ FPGA con procesador digital definido por hardware: a) Colocado entre los bloques lógicos configurables; b) Separado de los bloques lógicos configurables.

25 FPGA CON OQUES S CONFIGURAES Y PROCESADOR CONFIGURADO CON ELLOS FPGA FPGA Proceso de configuración CPU RAM INTERFAZ Proceso de generación de un procesador digital configurable definido mediante un programa (Software).

26 FPGA CON OQUES S CONFIGURAES, PROCESADORES Y TRANSCEPTORES Transceptores Transceivers PowerPC

27 RECURSOS S DE LA FPGA SPARTAN-IIE

28 OQUES DE ENTRADA/SALIDA CONFIGURAES Utilización del terminal externo como salida: Elección de la variable directa o inversa. Biestable de memorización. Elección de salida directa o memorizada. Tercer estado. Control de la pendiente de cambio (Slew rate). Control de la corriente de salida. Utilización del terminal externo como entrada: Biestable de memorización. Elección de entrada directa o memorizada. Nivel lógico: TTL, CMOS y tecnologías de bajo consumo (3.3V, 1.8V).

29 OQUES DE ENTRADA/SALIDA CONFIGURAES Elección de variable directa o inversa Implementado con multiplexores de dos canales que permiten seleccionar la variable directa o inversa. SEÑAL DE CONTROL DEL TERCER ESTADO SEÑAL DE SALIDA SEÑAL DE ENTRADA Memorización de entrada y salida Implementado con biestables que memorizan las señales de entrada o de salida del bloque para facilitar la sincronización de variables externas y elevar los recursos de la FPGA SEÑAL DE SALIDA RELOJ CONTROL DEL TERCER ESTADO D Q SEÑAL DE ENTRADA Q D

30 OQUES DE ENTRADA/SALIDA DE LA FPGA SPARTAN-IIE

31 RECURSOS DE INTERCONEXIÓN Canales de interconexión (Routing channels) Interconectan los CLB entre sí. Interconectan los CLB con los IOB. En una misma FPGA hay canales de diferentes longitudes. Se distribuyen de distintas formas en el interior de las diferentes FPGA. Conexiones configurables Conectan los canales de interconexión mediante la programación de unos elementos binarios. Cada conexión programable añade un retardo a la señal.

32 RECURSOS DE INTERCONEXIÓN ENTRE OQUES S DE UNA FPGA DE LA FAMILIA XC4000

33 RECURSOS DE INTERCONEXIÓN DE GRAN LONGITUD DE UNA FPGA DE LA FAMILIA XC4000

34 RECURSOS DE INTERCONEXIÓN Conectado No conectado CLB 1 CLB 2 CLB 3 CLB 4 CLB 1 CLB 2 CLB 3 CLB 4 Se enlazan varios segmentos a través de conexiones configurables. El retardo de interconexión de las señales depende de la longitud de las líneas de interconexión y del número de conexiones configurables que debe atravesar una señal. Dicho retardo influye en la velocidad de operación del sistema digital implementado en la FPGA. Los retardos no son predecibles

35 RECURSOS DE INTERCONEXIÓN CLB Conexión programable CLB CLB Amplificador (Buffer) global CLB Conexión directa global

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