costes asociados Elena Valderrama Universitat Autònoma de Barcelona Curso académico Diseño de Circuitos Integrados I Ingeniería Informática

Transcripción

1 página >>1 al Diseño de CIs Universitat Autònoma de Barcelona Curso académico Capítulo 4: y Capítulo 4: y costes

2 página >>2 Capítulo 4: y costes En este capítulo se estudian las distintas alternativas que ofrecen los fabricantes de CIs para la implementación de los ASICs dado que tienen una implicación importante en la fase de diseño. Para ello es necesario previamente tratar algunos temas adicionales: Cómo se diseña y fabrica un ASIC, y cuales son los costes de cada uno de los pasos. El estudio de los costes permitirá entender la razón de las distintas alternativas de diseño. En este capítulo se estudian los siguientes puntos: 1. Flujo de diseño y fabricación de un ASIC 2. Estudiodecostes 3..

3 página >>3 Flujo de Diseño y Fabricación de un ASIC Capítulo 4: y costes La figura 1 muestra en esquema cómo se construye un ASIC, desde su concepción y definición de especificaciones hasta la producción de un número elevado de chips (serie) del mismo: 1. Diseño ver figura >> 01 El diseño incluye todos los pasos necesarios para pasar de una idea (especificaciones del circuito) al layout. Los pasos a seguir para diseñar con garantías de éxito un ASIC se verán en el capítulo siguiente. 2. Fabricación ió de proto otipos Una vez diseñado, el circuito pasa a fabricación. Dado que el proceso de fabricación tiene un coste elevado, éste se realiza en dos partes: En una primera fase se fabrican un número reducido de unidades, los prototipos, que son enviados al diseñador y se testean para asegurar que los chips cumplen las especificaciones previstas. Si todo está en orden, en una segunda fase se fabrican los ASICs definitivos (fabricación de la serie). ) Habitualmente la serie incluye un número elevado de chips que deben de nuevo testearse (test de entrada) para posteriormente montarse en los equipos para los que se concibieron. El proceso de fabricación incluye la construcción de las máscaras a partir de la descripción del layout suministrada por el diseñador, el proceso tecnológico en sí, el corte de las obleas para separar los dados de silicio (dice en literatura anglosajona), el encapsulado de los mismos y su test en fábrica antes de ser enviados al diseñador. 3. Test de prototipos Cuando los prototipos llegan al diseñador se testean para verificar que (1) el

4 página >>4 Flujo de Diseño y Fabricación de un ASIC Capítulo 4: y costes proceso de fabricación ha sido correcto, y que la estructura implementada sobre silicio se corresponde con el layout suministrado por el diseñador, y que (2) el chip cumple suss funciones dentro del sistema o equipo al que está destinado. Como ya se ha explicado, si el resultado del test es satisfactorio se encarga la fabricación de una serie, que se fabrica utilizando las mismas máscaras que se utilizaron para los prototipos. La política habitual es que, en caso de que se detecten malfuncionamientos y se deban cambiar las máscaras, es necesario pasar de nuevo por la fase de fabricación de prototipos. 4. Fabricación de la serie Finalmente se fabrican los ASICs enel número necesario parasuutilización ió enel equipo al que van destinados y/o su comercialización. La fabricación de la serie incluye los mismos pasos que la fabricación de prototipos, salvo la fabricación de las máscaras.

5 página >>5 Estudio de Costes Capítulo 4: y costes Cada una de las fases anteriores lleva asociado un coste que es necesario conocer: 1. Fase de Diseño Los costes a la fase de diseño derivan de (1) el coste del diseñador o diseñadores d s, alos que hay que pagar su salario (los diseñadores d que trabajan por amor al arte no los vamos a considerar por ahora...) y (2) el coste de las herramientas de ayuda al diseño (herramientas CAD) y el uso de las máquinas sobre las que corren. El primer punto está directamente relacionado con el tiempo de diseño, de modo que simplificar éste conlleva una reducción directa del coste total del circuito. 2. Fase de Fabricación Clásicamente los costes de la fase de fabricación se dividen en costes fijos (o norecurrentes) y costes variables (o costes recurrentes). Los costess fijos o no-recurrentes (NREs) incluyen todos aquellos costes que no dependen del tamaño de la serie, es decir, del número de unidades que se fabrican. Se incluyenn en este apartado los costes de desarrollo de las máscaras, el desarrollo del programa de test, la simulación del circuito y la comprobación/aceptación del conjunto de vectores de test (estos conceptos se verán más adelante), etc. Los costes de diseño se consideran en algunos textos como costes fijos. Los costess recurrentes incluyen todos aquellos costes dependientes del tamaño de la serie, como pueden ser el coste de las obleas de silicio a utilizar, los procesos tecnológicos, el encapsulado de los chips, el test de las unidades, etc. Si llamamos CD a los costes de diseño, CNR a los costes no recurrentes y CR alos costes recurrentes por unidad (chip) fabricada, el coste total CT se

6 página >>6 Capítulo 4: y costes puede expresar como: CT = CD + CNR + CR Volumen Estudio de Costes Donde Volumen se refiere al número de unidades de la serie. Riesgo de re-diseño. En este análisis simplificado no se ha tenido en cuenta la posibilidad de que el circuito deba re- no funcione satisfactoriamente o porque se desee añadir alguna diseñarse, bien porque prestación adicional. Si el circuito se re-diseña las máscaras deben repetirse,... y por supuesto habrá que pagarlas de nuevo. En la práctica un rediseño significa doblar los costes no- implican multiplicar por n dichos costes, de modo que el coste total recurrentes; n rediseños queda como: CT = CD + n CNR + CR Volumen Este análisis de costes, aunque muy simple, va a servir para entender la razón de los diferentes estilos de diseño.

7 página >>7 Estilos de Diseño Capítulo 4: y costes La figura 2 muestra las distintas maneras de encarar el diseño de un circuito integrado de aplicación específica. Hoy en día existe todo un continuo de soluciones desde la totalmente a la medida o full-custom alas(field Programmable Gate Arrays) a disposición del diseñador; con diferencias más o menos sutiles entre cada solución y su vecina inmediata. Por motivos didácticos, y para realzar las diferencias de concepto entre los distintos estilos de diseño, se han separado los estilos que podríamos llamar clásicos, que aparecen en recuadros con fondo amarillo, de otras aproximaciones intermedias que aparecen en los recuadros marrones con letra azul. Globalmente constituyen un conjunto amplio de opciones de diseño que el diseñador debe conocer. A continuación se explicarán cada una de ellas: ver figura >> 02

8 página >>8 Capítulo 4: y costes Supongamos por un momento que nuestro jefe (o cliente) nos ha pasado las especificaciones de un circuito que debemos diseñar y enviar a fabricación. El circuito en cuestión contendrá del orden de transistores, y se prevé una producción de unidades. Estamos ansiosos de diseñar nuestro primer circuito pero,... cómo lo vamos a hacer?. Nuestra primera idea es la siguiente: A partir de las especificaciones diseñaremos el circuito a nivel de transistores, determinaremos el tamaño W y L que debe tener cada uno de ellos y luego comenzaremos a dibujar su layout, uno a uno y con mucha paciencia. Es evidente que dibujar transistores uno a uno es demasiado costoso y poco seguro, así que vamos a necesitar alguna ayuda. Esta ayuda vendrá de la mano de herramientas CAD. Como mínimo necesita aremos una herramienta gráfica que nos permita dibujar el layout con cierta flexibilidad (editor de layout) yunsimulador que nos permita verificar la funcionalidad del diseño. Sería deseable también disponer de una herramienta de ubicación y conexionado (Placement & Routing) que nos permita diseñar el circuito por partes y poder ubicar sobre silicio cada una de ellas y conectarlas de una manera más o menos automática. Este primer estilo de diseño, el más inmediato de todos, se conoce con el nombre de diseño full-custom o totalmente a la medida (ver figura 3). Aunque tal como se ha presentado parezca un estilo burdo tiene sus ventajas: ver figura >> El diseñado or puede definir el tamaño de cada uno de los transistores y otros dispositivos del circuito, y por tanto tiene en su mano diseñar el circuito para que cumpla las especificaciones eléctricas y temporales que desee. 2. Si el diseñador tiene experiencia y mucha paciencia puede conseguir densidades de integración óptimas por cuanto toda el área de silicio está a

9 página >>9 Capítulo 4: y costes su disposición para colocar cada uno de los transistores. A mayor densidad de integración menor área total del dado y, en consecuencia, menor coste de obleas ( costes recurrentes).... y sus desventajas: 1. El diseño del layout requiere mucho esfuerzo. El tiempo de diseño es alto y por tanto también son altos los costes de diseño. 2. El riesgo de re-diseño es relativamente alto. En principio, cualquier tarea en la que la contribución del diseñador sea alta es más susceptible de contener errores que si la tareahasido automatizada (es triste, pero los humanos somos así!). Se puede entender fácilmente que la probabilidad de cometer algún error durante el dibujo de transistores es alta. El riesgo de re-diseño es un factor que puede aumentar el coste total del ASIC. En general se puede establecer que el diseño full-custom, aunque costoso, es muy adecuado cuando se está diseñando un circuito del muy altas prestaciones (es necesario poder controlar el tamaño de cada tran nsistor) o bien cuando el volumen de producción es muy alto por cuanto en este caso cualquier pequeña reducción del área total del circuito va a tener un reflejo importante en el coste total. En la misma figura 3 se puede ver un pequeño circuito full-custom. Obsérvese la gran densidad de integración. Prácticamente no se ven espacios desaprovechados ; todo la superficie de silicio tiene un aspecto compacto y apenas se observan zonas diferenciadas. ver figura >> 03

10 página >>10 Celdas estándar () Capítulo 4: y costes De acuerdo con los cos costes de un ASIC: tes analizados anteriormente, hay dos posibles maneras de reducir los 1. Reduciendo los costes de diseño, o 2. Reduciendo d los costes de fabricación. ió La opción de las standard-cells apunta a la primera posibilidad, y se basa en la existencia de una librería 1 de puertas o celdas básicas que puede ser utilizada por todos los diseñadores. Esta librería contiene información sobre el layout, los modelos de simulación y sobre todos los parámetros necesarios para el uso de las herramientas CAD. Normalmente la librería de celdas (se suele utilizar el nomb bre como librería de celdas y no de puertas puesto que puede contener módulos analógicos y estructuras de mayor tamaño que las simples puertas lógicas) la suministra la propia casa que fabricará los chips, y es específica para cada tecnología. El contenido de las librerías de celdas que se ofertan actualmente es muy extenso, incluyendo desde las puertas básicas más simples (AND, OR, NAND, NOR, XOR, etc) y los elementos de memoria (flip-flops D, RS, JK,..., latches de todos tipos, etc.) a módulos de alta complejidad como puede ser un m icroprocesador completo (los llamados IPs, de los que hablaremos también en el capítulo 5), pasando por registros, módulos programables como las PLAs, memorias de varios tipos, pads de entrada/salida, módulos analógicos, y un amplio etcétera. Las librerías de celdas aceleran considerablemente el proceso de diseño por cuanto el diseñador no debe preocuparsededibujarloslayouts de todos y cada uno de los transistores sino que le basta con utilizar las celdas de la librería. El layout de las celdas de librería se construye de manera que todas ellas tengan una dimensión común (la misma altura), lo que facilita el uso de herramientas de ubicación y conexionado automático. 1 Las librerías de celdas las veremos con mayor detalle en el capítulo 6.

11 página >>11 Celdas estándar (Standard cells) Capítulo 4: y costes La figura 4 muestra un circuito construido con standard-cells. Puede observarse la disposición típica de las celdas formando columnas (o filas según en qué sentido se mire), separadas por canales de interconexión. En la fotografía del ASIC se puede ver también un rectángulo mucho más denso, que corresponde a una memoria RAM. En el esquema que se incluye en la diapositiva se quiere remarcar el hecho de que en el mismo dado coexisten filas (o columnas) de celdas ( glue-logic enla figura) junto a bloques programables de tamaño mayor (una RAM, un data-path y un conjunto de bloques analógicos). Alrededor del circuito en sí se distribuyen los pads que serán los encargados de hacer posible la entrada/salida de datos y señales. El estilo standard-cell presenta como grandes ventajas: 1. El diseño del ASIC es mucho más sencillo por cuanto el diseñador no tiene que preocuparse de dibujar el layout de las celdas de biblioteca y puede utilizar una herramienta de ubicación y conexionado. Nótese que aunque con la opción full-custom también es posible utilizar, hasta un cierto nivel, algún programa de ubicación y conexionado, la eficiencia de éstos es mucho mayor cuando se trabaja con standard-cells. 2. Disminuye la probabilidad de error debido a que los layouts de las celdas han sido comprobados cuidadosamente y están siendo utilizados por muchos otros diseñadores, y a que la ubicación y conexionado se hacen automáticamente. El riesgo de re-diseño es medio/bajo en este estilo de diseño.... y como desventajas: ver figura >> En un estilo de diseño standard-cells estricto, el diseñador sólo puede utilizar las celdas de la librería, no puede incluir transistores ni puertas propias. Esto quiere decir que no puede modificar las dimensiones W y L de los transistores que forman las celdas y por tanto que no puede controlar con todo el detalle que desearía las prestaciones del circuito.

12 página >>12 Celdas estándar (Standard cells) Capítulo 4: y costes 2. Entre la opción full-custom (costosa pero el diseñador controla los tamaños de los dispositivos) y la opción standard-cells (más simple de diseñar pero con limitaciones importantes en la libertad del diseñador) los fabricantes ofrecen los llamados sistema cell- (1) ofrecen al diseñador una librería de celdas, pero (2) permiten based, en los que además que éste incluya celdas propias. 3. Se obtienen densidades de integración menores que en el full-custom, como puede observarse fácilmenteenelcircuitodelafigura4. A pesar de estas críticas, lasstandard-cells representanelestilodediseñoqueseutilizamás frecuentemente, sobre todo en ASICs digitales o con poca componente analógica. Están especialmente indicadas d en circuitos it de prestaciones medias/altas y volúmenes de producción medios. La reducción del coste viene de la mano de la simplificación del proceso de diseño; el proceso tecnológico no varía y sigue siendo necesario el uso de todas las máscaras.

13 página >>13 Capítulo 4: y costes Los gate-arrays, conservando el concepto de librería de celdas, avanzan un paso más reduciendo los costes de fabricación a base de compartir las máscaras: la idea base en los es que sólo la (o las) máscara/s de metal personalizan el ASIC; el resto de ellas son comunes a todos los circuitos, y configuran un conjunto de celdas básicas (en este caso se trata de celdas, no de puertas lógicas) como las mostradas en la parte derecha de la figura 5. ver figura >> 05 ver figura >> 06 En este caso, cada celda está compuesta por 2 transistores N y dos transistores P unidos por el drenador-fuente, con las puertas de la pareja de transistores N y P superiores común y la puerta de la pareja inferior también común. Cada celda básica consta de dos transistores N y dos transistores P como muestra el esquema de la figura 6. Las puertas de los dos transistores de la parte superior es común, así como las puertas de los dos transistores inferiores. Además, los dos transistores P están unidos por el drenador r de uno y la fuente del otro, y lo mismo ocurre con los dos transistores N. Dos layers de metal atraviesan de arriba-abajo la celda para acabar conectándose (no se ve en la figura) a Vdd (alimentación) y Gnd (tierra). Los cuadrados que aparecen a lo largo y ancho de la celda son posibles contactos; de hecho son vías (perforaciones) que llegan a las estructuras inferiores del gate-array. Si se recubren dos de ellas con un mismo layer de metal, las dos estructuras que estén por debajo de dichas vías quedan interconectadas. Como ya hemos dicho, el circuito se personaliza con las máscaras de metalización. Para simplificar el ejemplo, vamos a suponer que se trabaja con una tecnología que sólo admite una capa de metal para la personalización del circuito. Supongamos que se desea construir un inversor. Para ello deberíamos conectar los transistores como se muestra en el esquema, cosa que puede realizarse con una pista de metal adicional como se muestra en la figura. Nota: Se recomienda ir a la fig 6 e ir clickando para ver las animaciones.

14 página >>14 Capítulo 4: y costes Las máscaras comunes configuran lo que se ha dado en llamar el pre-difundido, por cuanto se suele explicar el gate-array diciendo que el ASIC, es decir el circuito personalizado, se construye sobre una oblea en la que previamente se han construido (pre-difundido) las celdas básicas. La figura 7 muestra uno de estos pre-difundidos. Obsérvese en la figura de la derecha las zonas del pre-difundido ocupadas por las celdas (dispuestas en columnas) y como entre columnas consecutivas se disponen pistas horizontales que servirán para interconectar las distintas puertas lógicas. Esta bandas verticales formadas por las pistas de interconexión reciben el nombre de canales de interconexión. ver figura >> 07 El diseño de un gate-arraahora, que el diseño de standard-cells por cuanto la existencia del pre-difundido resulta no entraña más dificultades, contra lo que pueda parecer hasta transparente al diseñador, que se limita a ver una librería de puertas lógicas como en el caso de las standard-cells. La granventajadelos es que se comparte el coste de todas las máscaras del circuito salvo las de personalización (de 3a5), loque reduce en gran medida el coste final. Sin embargo, el hecho de necesitar sólo unas pocas máscaras específicas para el circuito, aunque reduce considerablemente los costes, impone algunas restricciones muy serias: 1. Todos los transistores son del mismo tamaño, lo que limita mucho las prestaciones de las puertas lógicas y el resto de estructuras que se construyen con ellos. Entre otras cosas, imposi bilita el diseño de circuitería analógica, a la vez que rebaja considerablemente las prestaciones de la circuitería digital. 2. Las posiciones de los transistores están fijadas apriori, dejando muy poco margen de trabajo a las herramientas de ubicación y conexionado. Los ASICs basados en gateconseguir densidades de integración efectivas arrays suelen pobres.

15 página >>15 Capítulo 4: y costes 3. No es posible introducir módulos complejos como memorias, data-paths,... etc., a medida. Algunas gate-arrays actualmente disponibles en el mercado incluyen módulos de RAM y/o módulos analógicos, pero su tamaño y composición están también pre-definidos, por lo que, salvo en ocasiones muy contadas, se suele infrautilizar. A pesar de ello, los gate-arrays ofrece la clara ventaja de su coste: El coste de las gate-arrays es sensiblemente más bajo que las standard-cells y, por supuesto, que los circuitos fullconsecuencias de esta reducción del coste es que pueden fabricarse ASICs cuyobajo volu men de producción haría poco rentable suproducción constandard- d custom. Una de las cells. La opción gate-array es adecuada para circuitos de bajas prestaciones y volúmenes de producción bajos, totalmente digitales 1 y que no requieran módulos programables en su interior. 1 Existen algunas gate-arrays analógicas que no consideraremos aquí.

16 página >>16 (Field Programmable Gate Arrays) Capítulo 4: y costes Las (Field Programmable Gate Arrays), a diferencia de los dispositivos se han visto hasta ahora, no requieren máscaras específicas para su personalización. Las son circuitos integrados que contienen un número elevado de puertas o dispositivos básicos y que llegan al diseñador tras haber pasado todos las etapas del proceso tecnológico y ya encapsuladas. La personalización del ASIC se realiza en el propio laboratorio del diseñador redefiniendo el conexionado entre los dispositivos que constituyen la FPGA y/o programando los propios dispositivos fijando los valores lógicos de algunas entradas de control. Esta programación se realiza (1) fundiendo fusibles o antifusibles, (2) cargando o descargando las puertas flotantes de transistores (EPROM), o (3) programando celdas de memoria RAM estáticas. Similarmente a lo que sucede con las gate-arrays, la estructura interna de las es transparente 1 al usuario, que dispone para su diseño de una librería de celdas y un conjunto de herramientas CAD que le facilitan el diseño y la simulación del circuito, así como la proyección de éste a la FPGA (technology mapping o mapeado sobre la pastilla de silicio). Las se han estudiado en el curso de Diseño de Sistemas Digitales, por lo que aquí no se entrará en mucho detalle; pero si es necesario remarcar los siguientes i puntos: 1. Las llegan ya encapsuladas al usuario y la programación se realiza en el propio laboratorio de este. Esto significa que: a) No se equieren máscaras adicionales. b) Los errores son mucho menos graves que en los casos anteriores en los que era obligado la fabricación de nuevos prototipos, con el coste elevado que ello conlleva. Una FPGA programable por memoria SRAM 1 La estructura es transparente al usuario en el sentido de que éste puede llegar a diseñar el circuito sin necesidad de un conocimiento profundo de ésta. Evidentemente, contra mejor sea su conocimiento de la estructura interna de la FPGA o del gate-array, mejores resultados obtendrá.

17 página >>17 (Field Programmable Gate Arrays) Capítulo 4: y costes o celdas EPROM se puede reprogramar, pero incluso si se trata de una FPGA programable por fusibles el error obligará tan sólo a desechar la unidad concreta que se está programando. 2. La FPGA incluy ye una cierta cantidad de circuitería para su programación que ocupa un área que no puede ser utilizada por el circuito funcional. 3. Las conexiones internas entre los dispositivos acaban siendo largas y las puertas o módulos no siempre tiene una implementación directa. Estos factores provocan una disminución de las prestaciones finales del circuito en velocidad y consumo respecto a las alternativas de diseño anteriores. 4. El gran inconveniente de las es que la programación, aunque corta, debe realizarse para todos y cada uno de los ASICs que constituyan el producto final. Es evidente por tanto que su uso quedará limitado a circuitos cuyo volumen de producción sea bajo. En resumen, podemos inferir que las son una alternativa de diseño recomendable en circuitos: 1. De prestaciones medias/bajas 2. Digitales. Actualmente no existen con componentes analógicos 3. Con bajos volúmenes de producción. En muchos casos (y si el tipo de circuito lo permite), las se utilizan para lanzar rápidamente al mercado un pequeño número de unidades, mientras en paralelo se están fabricando una serie del mismo ASIC basada en gate-arrays o standard-cells. Se entenderá por tanto el interés que tiene disponer de paquetes de herramientas CAD y librería de celdas que puedan utilizarse indistintamente en varias (idealmente todas) alternativas de diseño.

18 página >>18 de diseño Capítulo 4: y costes Las alternativas de diseño explicadas hasta ahora son las que se pueden considerar como clásicas. Cada una de ellas centra su reducción de coste en un punto concreto: 1. Las standard-cells en el tiempo de diseño (librería de celdas) 2. Las gate-arrays en la reducción del número de máscaras específicas del ASIC. 3. Las en la eliminación total de máscaras personalizadas. Siempre a costa de unas prestaciones cada vez más reducidas, pero asumibles dependiendo de las características del ASIC que se está diseñando (habría que remarcar que las actuales ofrecen, por ejemplo, frecuencias de funcionamiento del reloj interno de los 100MHz. Cuando hablamos de prestaciones bajas lo hacemos siempre en términos relativos, por comparación con el resto de las alternativas de diseño consideradas). En la figura 2 se han incluido otras alternativas de diseño actualmente en el mercado que no son sino metodologías intermedias que pretenden aprovechar las ventajas de dos alternativas clásicas minimizando sus inconvenientes, o simplemente pretenden optimizar la utilización del área de silicio. Las opciones cell-based combinan las ventajas del full-custom y las standard-cells permitiendo al diseñador utilizar una librería de celdas suministrada por el fabricante, a la vez que le permiten definir celdas propias. Las sea-of-gates son gate-arrays en las que se optimiza el aprovechamiento del área de silicio eliminando los canales de interconexión y llenando toda la superficie con celdas. Las conexiones, en los lugares que son necesarias, se realizan a través de algunas de estas celdas que quedan inutilizadas. La figura 8 muestra cómo varía el coste en función del volumen de producción y del tipo de alternativa de diseño seleccionada. Los puntos de corte de las curvas, que representarían los volúmenes de producción a partir de los cuales vale la pena utilizar

19 página >>19 de diseño Capítulo 4: y costes una u otra alternativa, son difíciles de precisar, y debe tenerse en cuenta que las características del ASIC y la función a la que está destinado deben considerarse cuidadosamente antes de escoger una u otra alternativa. ver figura >> 08 La figura 9 resume los puntos más significativos estudiados en este capítulo. ver figura >> 09

20 página >>20 Figura 1 Tecnología: Conjunto de procesos básicos (oxidación, difusión,...) que se aplican a una oblea de Si y cuyo producto final son n circuitos idénticos. Tecnología desde el punto de vista del diseñador: Reglas de Diseño + Parámetros eléctricos (R,C,...) Diseño Fab. Prototipos Test Fab. Serie Máscaras + Proceso + Corte y encapsulado + Test

21 página >>21 Figura 2 Full Custom Celdas Estándar Gate Arrays, LCAs,... Cell-Based Sea of Gates Costes: Diseño Máscaras Proceso Encapsulado Test Tiempo de diseño Máscaras Celdas Gate Arrays Estándar Largo Menor Menor Todas Todas Pocas

22 página >>22 Figura 3 Totalmente a la medida Alta densidad de integración Prestaciones óptimas Tiempo de diseño alto Riesgo de re-diseño Todas las máscaras son necesarias Justificado cuando se desean... Altas prestaciones Número elevado de unidades

23 página >>23 Figura 4 Se comparten módulos (biblioteca) Tiempo de diseño mucho menor que con FC Riesgo de re-diseño bajo Prestaciones medias Densidad de integración menor que con FC Todas las máscaras son necesarias Justificado cuando se desean... Prestaciones medias Densidad de integración media/alta Uso de módulos (RAMs, PLAs,...) Es el estilo de diseño más frecuentemente utilizado en ASICs digitales

24 página >>24 Figura 5 Se comparten máscaras Uso de bibliotecas, tiempo de diseño y igual que con CE Prestaciones bajas Densidad de integración baja No se pueden utilizar módulos (excepciones) riesgo de re-diseño

25 página >>25 Figura 6 Layout (en una tecnología CMOS de doble pozo) de la celda básica de un gate-array. array. En las sucesivas figuras se explica su estructura (pasar a la siguiente figura clickando aquí)

26 página >>26 Figura 6 Transistores N Cada celda está compuesta por 2 transistores N y dos transistores P unidos por el drenador-fuente; con las puertas de la pareja de transistores N y P superiores común, y la puerta de la pareja inferior también común (siguiente) Transistores P

27 página >>27 Figura 6 Puerta común Las puertas de los dos transistores de la parte superior es común, así como las puertas de los dos transistores inferiores. Además, los dos transistores P están unidos por el drenador de uno y la fuente del otro, y lo mismo ocurre con los dos transistores N. (siguiente) Puerta común

28 página >>28 Figura 6... los dos transistores P están unidos por el drenador de uno y la fuente del otro, y lo mismo ocurre con los dos transistores N (siguiente)

29 página >>29 Figura 6 Vías Vías Los cuadrados que aparecen a lo largo y ancho de la celda son posibles contactos; de hecho son vías (perforaciones) que llegan a las estructuras inferiores del gate-array. Si se recubren dos de ellas con un mismo layer de metal, las dos estructuras que estén por debajo de dichas vías quedan interconectadas (siguiente)

30 página >>30 Figura 6 Supongamos que se desea construir un inversor. Para ello deberíamos conectar los transistores como se muestra en el esquema. Dicha conexión se puede realizar con una pista it de metal adicional i como se muestra en la figura siguiente... Vdd Entrada al inversor Salida del inversor Gnd

31 página >>31 Figura 6 Vdd Entrada al inversor Salida del inversor Gnd Vdd Entrada al inversor Salida del inversor Gnd

32 página >>32 Figura 7 Pista de conexionadoo Columna de celdas Anillo de pads

33 página >>33 Figura 8 Coste de diseño Muy alto Medio Medio/Bajo Medio/Bajo Riesgo de re-diseño Muy alto Bajo Bajo No relevante Densidad de integración Muy alta Alta/Media Media/Baja Baja Coste de fabricación (máscaras) Alto (todas las máscaras) Alto (todas las máscaras) Bajo No máscaras Prestaciones Óptimas Altas Medias Bajas Standard- cells Gate- -arra ays Total Costs FPGA Total Gat te- Costs arrays MGA Total Standard- Costs cells CBIC

34 página >>34 Alternativa de diseño En qué consiste? Ventajas Desventajas Cuándo es recomendable su uso? Figura 9 Fullcustom El diseñador dibuja cada uno de los transistores del circuito Control total de las dimensiones de los transistores Muy altas prestaciones alcanzables Densidad de integración muy alta No restricciones sobre circuitería analógica Coste de diseño muy alto Todas las máscaras son necesarias Riesgo de re-diseño alto Las herramientas de ubicación y conexionado (y hasta cierto nivel los simuladores) son poco eficientes Test difícil Circuitos de muy alta velocidad, de muy bajo consumo, o prestaciones muy altas Volúmenes de producción muy elevados El diseñador dispone de una librería de celdas suministrada por el fabricante Costes de diseño relativamentee reducidos El diseñador sólo tiene acceso a las celdas Posibilidad de utilizar módulos complejos y de la librería, y no puede modificarlas. Los programables (RAMs, PLAs,... etc) transistores no se pueden dimensionar a Riesgo de re-diseño bajo gusto del diseñador Circuitos de prestaciones altas/medias La densidad de integración alcanzable es Se requieren todas las máscaras Volúmenes de producción altos menor que en full-custom pero mayor que Las prestaciones alcanzables son menores con gate-arrays que que en full-custom pero mayores que Herramientas CAD más eficientes con gate-arrays Standardcells Gatearrays Salvo las máscaras de personalización, el resto de máscaras son comunes. El fabricante suministra la librería de celdas Costes de fabricación reducidos (sólo máscaras de personalización) El tiempo de fabricación se reduce Costes de diseño similares a los de las standar-cells Riesgo de re-diseño similar al de las standar-cells Se obtienen prestaciones más bien bajas por cuanto todos los transistores tienen el ASICs de prestaciones medias/bajas mismo tamaño, y las conexiones suelen ser Volúmenes de producción medios/bajos, largas que si se implementaran con standar-cells Baja densidad de integración llevarían a unos precios/chip excesivos Dificultad en el uso de módulo programables dentro del ASIC No hay costes de fabricación a la medida. No máscaras El diseñador personaliza el circuito en su Costes de diseño similares a los propio laboratorio a través de alcanzables con las dos alternativas fusibles/antifusibles, transistores EPROM anteriores o celdas de memoria SRAM El riesgo de re-diseño no es relevante Tiempo de diseño muy corto Bajas prestaciones (en relación a las alternativas anteriores) Necesidad de programar una a una toda las unidades Sólo circuitería digital Circuitos digitales con un volumen de producción bajo Muy adecuado en las fases de desarrollo y para la salida rápida a mercado

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