Implementación en FPGA de Máquinas de Estados con VHDL

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1 1 Encuentro de Investigación en Ingeniería Eléctrica Zacatecas, Zac, Abril 5 7, 2006 Implementación en FPGA de Máquinas de Estados con VHDL Miguel Ángel Porta García, Marlen Meza, Perla Saldívar, Oscar Montiel, Roberto Sepúlveda, Roberto Herrera Charles. Instituto Politécnico Nacional Centro de Investigación y Desarrollo de Tecnología Digital, Ave. del Parque 1310 Mesa de Otay, Tijuana B.C TEL: +(664) correo-e: mporta@citedi.mx, imeza@citedi.mx, psaldivar@citedi.mx, oross@citedi.mx, rsepulve@citedi.mx, charles@citedi.mx Resumen Se presenta en este artículo el procedimiento de diseño de una máquina de estados en VHDL con código sintetizable utilizando Active HDL 5.1 y su implementación en el FPGA (field-programmable gate array) Spartan III mediante Xilinx ISE 7.1. Abstract This article shows the procedure for designing in VHDL states machines with synthesizable code using Active HDL 5.1, and its implementation in a FPGA (Field-Programmable Gate Array) Spartan III using Xilinx ISE 7.1. Palabras clave VHDL, síntesis, Spartan III, máquina de estados. A I. INTRODUCCIÓN nte el avance tecnológico y el advenimiento de nuevas alternativas para el diseño y aplicación de circuitos digitales, surgen distintas herramientas que facilitan esta tarea. VHDL [1] es un lenguaje estructurado de descripción de hardware de VHSIC (Very High Speed Integrated Circuit) que permite modelar, simular y sintetizar circuitos digitales, haciendo más fácil la reutilización de módulos que ya han sido desarrollados, depurados y probados, dejando atrás las tablillas de prototipo utilizadas comúnmente en prácticas de laboratorio de electrónica. El desarrollo de VHDL, fue iniciado en 1981 por el Departamento de Defensa de los Estados Unidos de Norteamérica y en 1987 fue publicado el primer estándar IEEE de VHDL [2]. Hay otros lenguajes de descripción de hardware, tales como Verilog HDL, creado por Phil Moorby en Automated Integrated Design Systems en 1985 para la simulación (más tarde fue modificado para utilizarlo también para la síntesis); permite a los diseñadores distintos niveles de abstracción y actualmente cuenta con una comunidad de más de diseñadores activos [3]. La gama de diseños que pueden realizarse con estos lenguajes de descripción de hardware es muy amplia, desde un simple arreglo de compuertas lógicas hasta microcontroladores, como el modelo en VHDL del mc8051 diseñado en 1997 en la Universidad de California, basado en el microcontrolador 8051 de Intel, el cual es de 8 bits, capaz de direccionar 64Kb de programa y 64Kb de memoria de datos. La implementación está escrita en VHDL sintetizable [4]. Otro uso del VHDL ha sido el modelado de algoritmos de procesamiento de señales en una arquitectura paralela reconfigurable, donde dichos algoritmos han sido especificados describiendo el comportamiento de cada elemento del procesamiento del sistema paralelo y sintetizado para un hardware específico [5].

2 107 Encuentro de Investigación en IE, 5 7 de Abril, 2006 Existen diversas compañías que proporcionan herramientas de software para diseñar con VHDL o Verilog, tales como Actel, Altera, Cypress, entre otras. El objetivo del presente trabajo es mostrar el diseño de una máquina de estado realizado en Active HDL 5.1 de Aldec [6], y la síntesis, mediante Xilinx ISE 7.1 [7]. El dispositivo programable utilizado es el FPGA Spartan III también de Xilinx, montado en una tarjeta Digilent Spartan Digilent Spartan donde se encuentra montado el chip del Spartan III. Los productos de Digilent tienen aplicaciones tanto académicas como industriales [10]; esta tarjeta consta de una memoria flash Xilinx XCF02S de 2 Mbits, puerto VGA, puerto serial RS 232, puerto PS/2, display de leds de siete segmentos, cuatro switches de contacto momentáneo, 8 switches de deslizamiento, entre otros componentes. En la sección II se indican las características del hardware para la implementación del circuito. En la sección III se presenta el proceso de diseño y prueba del sistema, construyendo una máquina de estados en Active HDL y posteriormente la implementación en el FPGA mediante Xilinx ISE. Finalmente, en la sección IV se dan las conclusiones. II. DESCRIPCIÓN DEL HARDWARE Un FPGA consiste en un arreglo de compuertas lógicas programables de campo, es decir, un chip programable que contiene miles de compuertas lógicas (ver Figura 1). El FPGA Spartan III XC3S200 de Xilinx utilizado en este trabajo, tiene compuertas lógicas, equivalente a 4320 celdas lógicas; con 216 Kbits de RAM, cuatro administradores de reloj digital (DCMs) y soporta hasta 173 señales de E/S definidas por el usuario [8]. Xilinx es el mayor fabricante de dispositivos lógicos programables en el mundo. Desarrolla, fabrica y comercializa una gran variedad de circuitos integrados, herramientas de desarrollo y componentes de propiedad intelectual. Fue fundada en 1984 y sus oficinas centrales se ubican en San José, California [9]. Figura 2. Tarjeta Digilent Spartan La tarjeta tiene un puerto JTAG (Joint Task Action Group), el cual es utilizado por muchos fabricantes de chips para programar dispositivos lógicos programables; es un estándar especificado por la IEEE [11]. La terminal del cable y el puerto de la tarjeta JTAG se ven más claramente en la Figura 3. Figura 3. Puerto JTAG y terminal del cable JTAG. Figura 1. Chip del Spartan III XC3S200 de Xilinx. En la Figura 2 se muestra la imagen de la tarjeta Mediante un cable JTAG-paralelo o JTAG-USB como los de la Figura 4, se conecta a una computadora personal para realizar la implementación de los diseños. El equipo de trabajo para el diseño e implementación del trabajo presentado en este artículo consta de una computadora personal Dell Optiplex GX240 con un procesador Intel Pentium IV

3 108 de 1.5 GHz y 1 Gb de memoria RAM, sobre la plataforma de Windows XP Profesional. construyó una máquina de estados de Moore, la cual se implementó en el Spartan III, donde las salidas sólo dependen del estado interno y de cualquier entrada sincronizada con el circuito. Un ejemplo de este tipo de máquinas de estado son los contadores [12]. En la Figura 6 se muestra el diagrama de estados en Active HDL 5.1 correspondiente a la máquina de Moore que resuelve el problema de activación de salida A o B. Una vez compilado el diagrama, si no hay errores se genera un archivo *.vhd con el código en VHDL correspondiente, el cual se debe agregar posteriormente en Xilinx ISE para la síntesis e implementación en el Spartan III. Figura 4. Cable JTAG-paralelo y cable JTAG-USB. III. PROCESO DE DISEÑO Y PRUEBA DEL SISTEMA A. Diseño de la máquina de estados En el diseño de la máquina de estados se empleó el asistente para elaborar diagramas de estado de Active HDL 5.1, el cual da la opción de generar automáticamente el código en VHDL (o Verilog) correspondiente. Para fines didácticos, se muestra un circuito con una entrada y dos salidas en las que cada salida se activa en alto si recibe la secuencia SER respectiva: la salida A con la secuencia 0111 y la salida B con 1001 (ver Figura 5). Las claves alfanuméricas SW7, LD7 y LD6 que aparecen en la Figura 5 son los identificadores de los componentes de la tarjeta Digilent (para este caso un switch y dos leds), de los cuales se hablará más adelante en esta sección. SER SW7 Spartan III Máquina de estados LD7 LD6 Figura 5. Diagrama a bloques del circuito. Para verificar si la entrada al sistema ha sido una u otra de las secuencias anteriormente mencionadas se A B Figura 6. Diagrama de estados en Active HDL. B. Síntesis del circuito diseñado en VHDL Al trasladar el proyecto de Active HDL a uno de Xilinx ISE, el número de archivos *.vhd que se deben agregar depende del número de entidades (bloques) que se hayan creado y aquel generado para unir dichas entidades, si es que hay más de una. En este caso la única entidad es la máquina de estados, cuyo código en VHDL es el siguiente: entity MaquinaEdo is port ( CLK: in STD_LOGIC; SER: in STD_LOGIC; A: out STD_LOGIC; B: out STD_LOGIC); end; Los archivos deben compilarse nuevamente para pasar el proyecto de Active HDL a Xilinx ISE. Fue necesario agregar la inicialización de las salidas A y

4 109 Encuentro de Investigación en IE, 5 7 de Abril, 2006 B, así como de la variable Sreg0, la cual representa el estado actual de la máquina de Moore, por lo que se modificó el código de los archivos *.vhd para realizar los ajustes necesarios: if cclk'event and cclk = '1' then A <= '0'; B <= '0'; Sreg0 <= S1; Como se puede apreciar en el segmento de código anterior, se asigna un cero a las salidas A y B, y se inicializa Sreg0 en el primer estado (S1). Antes de realizar la síntesis, la implementación del diseño y la generación del archivo de programa, debe generarse un archivo *.ucf que contiene las constantes de usuario, en el cual se asignan las terminales del Spartan III a las entradas y salidas correspondientes al diseño elaborado, en la opción Asign Package Pins, la cual genera automáticamente el archivo *.ucf, en caso de que aún no haya sido creado por el usuario; por ejemplo, los leds LD7 y LD6 de la tarjeta corresponden a las salidas A y B respectivamente del diseño; y la secuencia de entrada SER de ceros y unos se introduce manualmente asignando la entrada SER al switch de deslizamiento SW7. diseño en VHDL que se encarga de hacer una división de tiempo para que el pulso de reloj sea apreciable al ojo humano, empleando el led LD0 (alrededor de un segundo de duración), además de dar un tiempo razonable al usuario para que introduzca la secuencia de ceros y unos. En la Figura 7, se puede observar que se encuentra encendido el led LD7, y en la Figura 8 se enciende el led LD6, una vez que la máquina de estados verificó que la secuencia de ceros y unos fuera la indicada para cada salida, de lo contrario no se activa ninguna. En ambas figuras se encuentra en alto el pulso de reloj, por lo que el led LD0 también está encendido. La salida activada se mantiene en alto un pulso de reloj, ya que al siguiente pulso la máquina recibe una nueva entrada y vuelve a comenzar a verificar la secuencia. Figura 8. La secuencia introducida ha sido 1001, y se ha activado la salida B, asignada al led LD6. Figura 7. La secuencia introducida ha sido 0111, y se ha activado la salida A, asignada al led LD7. Cabe mencionar que la señal de reloj proviene de un oscilador Epson SG-8002JF de 50 MHz integrado en la tarjeta. Para utilizarla, en el archivo *.ucf se asigna a la entrada CLK de la entidad MaquinaEdo el pin T9, y mediante líneas de código se asigna al led LD0 dicha señal de reloj. Se codificó un proceso dentro del Para descargar el circuito diseñado en VHDL a la memoria flash Xilinx XCF02S de la tarjeta se selecciona la opción Generate PROM, ACE, or JTAG File en la fase de generación de archivo de programa, donde se crea un archivo *.mcs y se descarga directamente a la tarjeta mediante el cable JTAGparalelo o JTAG-USB, al igual que el archivo *.bit, que es el generado durante la síntesis para programar el chip del Spartan III. Si se desconecta la fuente de poder de la tarjeta, se borra el archivo descargado en el Spartan III; no obstante, si había un archivo *.mcs en la memoria flash, al volver a conectar la tarjeta, automáticamente se carga en el Spartan III la información contenida en la memoria flash.

5 110 IV. CONCLUSIONES Se presentó el procedimiento de diseño y proceso de síntesis de máquinas de estados tipo Moore en VHDL mediante un ejemplo sencillo, con la finalidad de mostrar de manera didáctica e incentivar el uso de esta tecnología, recalcando que es posible realizar diseños más complejos. Por ejemplo, se puede implementar el modelo en VHDL del microcontrolador mc8051 mencionado en la introducción de este artículo; en aplicaciones para procesamiento digital con orientación a control, en donde se pueden implementar diversas estructuras de controladores digitales; así como en el diseño de controladores inteligentes en donde se pueden integrar tecnologías de vanguardia, como son Lógica Difusa y Redes Neuronales. Por otra parte, también se comentaron las consideraciones especiales que restringen la implementación final en el FPGA, y la forma de tratarlas para realizar una implementación funcional y permanente en caso de falla de energía. REFERENCIAS [1] Doulos, Enero de 2006, knowhow/vhdl_designers_guide/what_is_vhdl/. [2] Doulos, Enero de 2006, knowhow/vhdl_designers_guide/a_brief_history_of_vh dl/. [3] Lycos, Enero de 2006, in/verilogfaq/page2.html. [4] University of California, Enero de 2006, [5] H. Choi S., K. Ratha N., J. Chung M., T. Rover D., Signal Processing Applications using VHDL on Splash 2, Michigan State University, [6] George Mason University, Enero de 2006, pdf. [7] Xilinx, Enero de 2006, ise/logic_design_prod/webpack.htm. [8] Xilinx, Spartan-3 Starter Kit Borrad User Guide, [en línea] disponible en [9] Arias Estrada, M., Enero de 2006, [10] Digilent, Enero de 2006, [11] Digilent, Digilent Adept Users Manual, [en línea] [12] Universidad Nacional de Colombia, Enero de 2006, ingenieria/ /lecciones/ htm.