Diseño de un inversor CMOS de área mínima y respuesta simétrica

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1 Diseño de un inversor CMOS de área mínima y respuesta simétrica Javier Valcarce y Enrique Alonso 28 de marzo de 2006 Índice 1. Inversor CMOS Diseño Esquema eléctrico Análisis DC (respuesta) Análisis transitorio y paramétrico (retardo) Retardo intrínseco Retardo en función de la carga Cálculo teórico del retardo Modelo DC del MOS Retardo de subida Retardo de bajada Simulación vs cálculo teórico. Frecuencia máxima Layout y celda estándar Puerta AND Ubicación e interconexión de celdas Fichero GDSII para fabricación A. Cálculo del retardo con Octave 12 1

2 PÁGINA EN BLANCO 2

3 1. Inversor CMOS 1.1. Diseño Queremos diseñar un inversor CMOS de entrada en paralelo con respuesta simétrica y área mínima. Una condición de diseño es que para la mitad de la tensión de entrada, las corrientes de los transistores pmos y nmos deben ser iguales por lo que K p W p = K W n n (1) L p L n el área total que ocupan es A = W p L p + W n L n y nos interesa que sea mínima por lo que la segunda ecuación de diseño que tenemos es mín {A} = mín {W p L p + W n L n } (2) Como tenemos cuatro incógnitas y dos ecuaciones fijamos el valor de dos de ellas al valor mínimo que permite la tecnología (800nm) y despejamos las dos restantes. Debemos hacer las cuentas con las dimensiones efectivas en lugar de con las dibujadas W n = 800nm W ne = W n 2( 50nm) = 900nm L p = 800nm L pe = L p = 800nm despejando W pe de (1) tenemos que W pe = K n 1 K p L pe W ne (3) L ne y sustituyendo (3) en (2) la función área A ya sólo depende de la variable independiente L ne A(L ne ) = W ne L ne + K n K p L 2 1 pe W ne (4) L ne si minimizamos esta función derivando e igualando a cero, vemos que el valor de L ne que minimiza el área es L K n ne = L p (5) sustituyendo este valor en (3) obtenemos W pe. Las dimensiones de los transistores son, pasánsolas ya a dimensiones dibujadas K p W p = 1450nm W n = 800nm L p = 800nm L n = 1439nm Estas dimensiones habrá después que corregirlas ligeramente al hacer el análisis DC en el simulador para que la respuesta del inversor sea perfectamente simétrica Esquema eléctrico Dibujamos el esquema eléctrico del inversor usando un transistor pmos y nmos con las dimensiones calculadas anteriormente y añadimos pads de E/S para crear un símbolo de circuito (Fig. 1). Para simular el circuito dibujamos otro esquema en el que conectamos una fuente VPULSE, el condensador de carga y el símbolo del inversor anteriormente creado (Fig. 2) Análisis DC (respuesta) El análisis DC realiza un barrido entre 0V y 5V de la tensión de entrada y nos permite ver la respuesta del inversor. Viendo la gráfica V salida = f(v entrada ) podemos ver si la respuesta es simétrica o no (Fig. 3). Con las dimensiones calculadas vemos que no es exactamente simétrica porque no pasa por el punto (2.5V, 2.5V) sino por el (2.5V, 1.95V) por lo que hay que ajustar ligeramente las dimensiones de los transistores. Como la tensión en el nmos es menor que en el pmos, su resistencia también lo es. Para aumentarla, tiene que pasar menos corriente y para eso debemos disminuir la relación W n /L n. Si aumentamos ligeramente L n hasta 1550nm la respuesta corta a la bisectriz del primer cuadrante justo en (2.5V, 2.52V) que es ya una muy buena aproximación (Fig. 4). 3

4 Figura 1: Esquema electrico del inversor Figura 2: Circuito para simular el inversor 4

5 Figura 3: Respuesta del inversor con Wn L n original Figura 4: Respuesta del inversor con Wn L n corregido 5

6 (a) Tiempo de subida (b) Tiempo de bajada Figura 5: Tiempo de subida/bajada en la señal de entrada 1.4. Análisis transitorio y paramétrico (retardo) Retardo intrínseco El retardo 1 del inversor depende de la capacidad de carga y de los tiempos de subida τ rise y bajada τ fall de la señal de entrada. Si la entrada es lenta, la salida también lo será aunque nuestro inversor sea muy rápido. Por otra parte, una variación muy rápida en la entrada provoca sobreoscilación en la salida, por lo que habrá que llegar a un compromiso. Eligiendo capacidad de carga 0 y un tiempo de subida y de bajada que provoque sobreoscilación pequeña (<10 ) podremos ver el retardo intrínseco del circuito, i.e, el debido únicamente a sus capacidades parásitas. Hemos utilizado una señal cuadrada de 50MHz (T = 20ns) al 50 con tiempos t rise = 60ps y t fall = 60ps (Fig. 5). Los retardos que se obtienen al hacer el análisis transitorio (Fig. 6) son los siguientes: Retardo intrínseco de subida τ rise = 110ps con sobreoscilacíón = +0.45V Retardo intrínseco de bajada τ fall = 118ps con sobreoscilacíón = 0.43V Retardo en función de la carga Mediante un análisis paramétrico usando como parámetro la capacidad de carga podemos ver que al aumentar la capacidad aumenta el retardo de la salida (Fig. 7). El estudio de los resultados de simulación se hace el apartado Cálculo teórico del retardo Modelo DC del MOS Para cálcular el retardo del inversor usamos el modelo DC del MOS con λ = 0, que es el más sencillo de todos los que tiene. 0 ( ) si V gs < V th I d = K V ds (V gs V th ) V 2 ds 2 si V ds < V gs V th K 2 (V gs V th ) 2 si V ds V gs V th El retardo se puede calcular de forma aproximada considerando que la des/carga del condensador se hace siempre a través de transistores saturados. En realidad los transistores siempre entran en óhmnica a medida que la tensión v del condensador se aproxima a V cc /2 y por tanto la des/carga es más lenta y el retardo mayor. A continuación se presenta el cálculo EXACTO del retardo Retardo de subida La carga del condensador se produce a través del transistor pmos. A medida que la tensión del condensador v crece desde 0V hasta V cc /2 el pmos pasa por dos estados de funcionamiento distintos: 1 El retardo se mide desde el 50 de la entrada hasta el 50 de la salida 6

7 Figura 6: Sobreoscilación de la salida y retardo intrínseco (a) Subida (b) Bajada Figura 7: τ rise y τ fall en función de la capacidad de carga Para 0V < v < 0.78V el pmos se encuentra saturado y su modelo equivalente es una fuente de corriente constante. Al tiempo de carga en este estado le llamaremos τ rise1 Para 0.78V < v < 2.5V el pmos se encuentra en zona lineal y su modelo equivalente es una fuente de corriente no constante. Al tiempo de carga en este estado le llamaremos τ rise2 Una vez resueltos estos dos modelos, el tiempo de subida (el que transcurre desde que v pasa de 0V a 2.5V ) será la suma τ rise = τ rise1 + τ rise2 pmos en saturación Considerando siempre valores absolutos I sat = K p (V gs V th ) 2 = cte El condensador se carga a corriente constante C dv dt = I sat 7

8 que es una ecuación diferencial lineal con coeficientes constantes y se resuelve integrando Cdv I sat dt = C 1 Cv I sat t = C 1 la constante C 1 de integración queda determinada al aplicar la condición inicial v(0) = 0 C 1 = 0 el tiempo de carga del condensador hasta la tensión v = V th es entonces pmos en zona óhmnica τ rise1 = t v=vth = V thc I sat Considerando siempre valores absolutos I d = K p [ Vds (V gs V th ) V 2 ds/2 ] El condensador se carga ahora a corriente no constante, ya que I d depende de V ds y esta a su vez de la tensión v del condensador C dv dt = I d sustituyendo V ds = V cc v en la expresión de I d C dv dt = K ( p (Vcc v)(v gs V th ) (V cc v) 2 /2 ) C dv dt = K p/2 v 2 + K p (V gs V th ) + K p V cc v + K p /2Vcc 2 + K p V cc (V gs V th ) } {{ } } {{ } } {{ } a b c que es una ecuación diferencial no lineal con coeficientes constantes y se resuelve integrando 2 C 1 av 2 + bv + c dv dt = C 1 C 2 ( ) 2av + b tanh 1 t = C 1 con = 4ac b 2 < 0 la constante C 1 de integración queda determinada al aplicar la condición inicial v(0) = V th y vale C 1 = C 2 ( ) tanh 1 2aVth + b el tiempo de carga del condensador hasta la tensión v = V cc /2 es entonces 3 τ rise2 = t = C 2 [ ( ) ( )] v=vcc/2 tanh 1 2aVth + b tanh 1 avcc + b Retardo de bajada La descarga del condensador se produce a través del transistor nmos y los cálculos son análogos a los anteriores, pero ahora con el nmos. A medida que la tensión del condensador v decrece desde 5V hasta 2.5V el nmos pasa por dos estados de funcionamiento distintos: Para 4.24V < v < 5V el nmos se encuentra saturado y su modelo equivalente es una fuente de corriente constante. Al tiempo de carga en este estado le llamaremos τ fall1 Para 2.5V < v < 4.24V el nmos se encuentra en zona lineal y su modelo equivalente es una fuente de corriente no constante. Al tiempo de carga en este estado le llamaremos τ fall2 Una vez resueltos estos dos modelos, el tiempo de bajada (el que transcurre desde que v pasa de 5V a 2.5V ) será la suma τ fall = τ fall1 + τ fall2 2 tanh 1 2av+b 2 Nota: R 1 av 2 +bv+c dv = 3 Nota: tanh 1 (x) ± tanh 1 (y) = tanh 1 x±y 1±xy δ + C 1 con = 4ac b 2 < 0 pero esto no parece que nos ayude a simplicar mucho las expresión 8

9 nmos en saturación Este cálculo es igual al del apartado anterior correspondiente, pero ahora el condensador se descarga a través del nmos y por tanto hay que cambiar las constantes, corrientes, tensiones y condiciones iniciales del nmos. Directamente τ fall1 = t v=vcc V th = C V th I sat nmos en zona óhmnica Este cálculo es igual al del apartado anterior correspondiente, pero ahora el condensador se descarga a través del nmos y por tanto hay que cambiar las constantes, corrientes, tensiones y condiciones iniciales del nmos. Directamente τ fall2 = t = C 2 [ ( ) ( )] v=vcc/2 tanh 1 avcc + b tanh 1 2a(Vcc V th ) + b esta vez con a = K n /2, b = K n (V cc V th ), y c = 0 como coeficientes de la EDO no lineal Simulación vs cálculo teórico. Frecuencia máxima El estudio teórico muestra que la relación entre el retardo y la capacidad es lineal, algo que confirma también la simulación (Fig. 8). La constante de proporcionalidad se puede calcular de forma teórica (como ya hemos hecho) o a partir de los datos de simulación mientras que la ordenada en el origen es el retardo intrínseco y sólo se puede obtener por simulación. En la tabla 1 se comparan los resultados de la simulación con los obtenidos de forma teórica. El retardo teórico es similar al obtenido por simulación. El error en la estimación de la pendiente de la gráfica hace que la direfencia entre ambos retardos (teórico y simulación) sea cada vez mayor a medida que aumentamos C. Teórico (ps) Simulación (ps) C τ rise τ fall τ rise τ fall 1.0e-14F e-14F e-14F e-14F e-14F e-14F e-14F e-14F e-14F e-13F Cuadro 1: Incremento del retardo ( ) de subida/bajada en función de la capacidad de carga C El retardo del inversor, como hemos visto, depende tanto de sus capacidades intrínsecas (retardo intrínseco) como de la capacidad de carga. Cuando la puerta está conectada a otras, su carga es la capacidad de entrada de las puertas a las que se conecta. Por otra parte, el retardo total de una serie de puertas conectadas en serie, es la suma de los retardos. 4 Por ejemplo, si nuestro inversor tiene una capacidad de entrada de C=10e-14F y tenemos 10 inversores en serie, el retardo total de la cadena es aproximadamente de (10-1) [130ps (intrínseco) ps (incremento)] = 1.43us. Si estás puertas forman un bloque combinacional en un sistema digital síncrono, entonces la frecuencia máxima de operación del circuito es T clk > 1.43us = F max = 698KHz o dicho de otra forma, si tenemos una frecuencia de reloj de 698KHz, entonces no podemos poner más de 10 puertas como estas en serie. 4 Se debe tomar el mayor de los dos retardos, en nuestro caso el de bajada 9

10 3 x 10 9 Retardo (s) vs Capacidad (F) Subida Bajada Ajuste lineal y = p1 x + p2 2.5 Subida: p1=11781 p2=1.1607e 10 Bajada: p1=12056 p2=1.2950e 10 2 Retardo (s) Capacidad (F) x Figura 8: τ rise y τ fall en función de la capacidad de carga 1.7. Layout y celda estándar A partir del esquema eléctrico del inversor usamos Virtuoso XL para crear un layout inicial. Como queremos crear una celda estándar que pueda conectarse a otras, debemos modificar este layout para adaptarlo a las normas y medidas de una celda estándar: Altura: 57.9µm Carriles de alimentación Altura: 6µm Capa: MET1 Posición vertical: VSS en el borde inferior de la celda y VDD a 2.5µm del borde superior Altura del pozo: 32.8µm. Conexiones con el exterior (acceso vertical): Capa: MET2 Dimensiones del área de conexión: 2µm 2µm Debemos dibujar la celda lo más estrecha posible, pero dejando un margen mínimo para que al interconectar otras celdas a los lados se sigan cumpliendo las reglas de diseño (DRC), el margen será de al menos la mitad de las distancias mínimas. Al crear el layout señalamos donde están los puntos de interconexión externos, los cuales deben estar situados en un contacto. Por último: la comparación del layout con el esquema usando la herramienta LVS (Layout vs Schematic). Para verificar que no falta nada, hacemos click sobre cada componente en el esquema y debemos ver como se ilumina el objeto correspondiente en el layout y viceversa. El layout del inversor se muestra en la Fig. 9 10

11 Figura 9: Layout del inversor 11

12 2. Puerta AND Para la realización de la puerta AND utilizamos una puerta estándar NAND de la biblioteca del fabricante y nuestro inversor conectados en serie (Fig. 10). Partimos del esquema eléctrico al cual debemos incorporar los PADS tipo P necesarios para la fabricación. En este caso el tamaño del circuito esta limitado por el tamaño de los pads (padlimited) ya que son mucho más grandes que nuestras dos celdas Ubicación e interconexión de celdas Utilizando Virtuoso XL obtenemos un layout a partir del esquema eléctrico de la puerta AND. Aunque existe una herramienta que realiza la ubicación y trazado de las pistas de interconexión automáticamente, lo vamos a hacer a mano. En primer lugar debemos colocar las dos celdas (NAND e inversor) juntas, de forma que los carriles de Vdd y Vss estén en contacto. A continuación añadimos elementos de la biblioteca para realizar la parte externa el circuito, i.e, CORNERS y SPACERS. Una vez colocados los CORNERS, SPACERS y PADS correctamente (deben coincidir exactamente), debemos realizar las líneas de interconexión, esto incluye tanto las líneas de interconexión entre las dos celdas (salida de NAND con entrada del inversor) como la conexión de los terminales externos de las celdas (A, B, C, Vdd y Vss). Trazamos las pistas (la verticales en MET2 y las horizontales en MET1) y situamos los terminales de E/S en las pistas correspondientes. El layout final se muestra en la Fig Fichero GDSII para fabricación Una vez finalizado el layout debemos enviarlo a fabricación. El fabricante acepta el formato.gds, que contiene la información necesaria para fabricar el circuito utilizando el proceso tecnológico correspondiente. Se genera desde el menú EXPORT->STREAM en el programa principal. A. Cálculo del retardo con Octave function [risetime, falltime] = delay(c) Calcula el retardo de un inversor CMOS (cálculo simplificado sin tener en cuenta las resistencias de las fuentes de corriente) risetime - Retardo de subida (hasta el 50 de Vcc=5V) falltime - Retardo de bajada (hasta el 50 de Vcc=5V) C - Capacidad de carga en faradios lma009, curso 2005/2006 Javier Valcarce García Enrique Alonso Fernandez function [risetime, falltime] = delay(c) Vcc = 5; Transistor pmos, parametros en valor absoluto p_w = 1450; p_l = 800; p_k = e-6 * p_w / p_l; p_vth = 0.78; Corriente en saturación p_isat = p_k * (Vcc - p_vth)^2; 12

13 Figura 10: Esquema electrico de la puerta AND 13

14 Figura 11: Layout FINAL de la puerta AND 14

15 Coeficientes de la EDO p_a = -p_k/2; p_b = -p_k*(vcc-p_vth) + p_k*vcc; p_c = -p_k/2*vcc^2 + p_k*vcc*(vcc-p_vth); p_delta = 4*p_a*p_c - p_b^2; p_selta = sqrt(-p_delta); Transistor nmos n_w = 900; n_l = 1400; n_k = e-6 * n_w / n_l; n_vth = 0.76; Corriente en saturación n_isat = n_k * (Vcc - n_vth)^2; Coeficientes de la EDO n_a = -n_k / 2; n_b = +n_k * (Vcc-n_Vth); n_c = 0; n_delta = 4*n_a*n_c - n_b^2; n_selta = sqrt(-n_delta); retardo: tiempo hasta llegar a la mitad de Vcc v = Vcc/2; La constante de integración para risetime1 es C1 = 0; risetime1 = C1 + C * p_vth / p_isat; La constante de integración para risetime2 es C2 = 2*C / p_selta * atanh((2*p_a * p_vth + p_b) / p_selta); risetime2 = C2 + -2*C / p_selta * atanh((2*p_a * v + p_b) / p_selta); La constante de integración para falltime1 es C3 = -Vcc*C; falltime1 = -(C3 + C * (Vcc-n_Vth)) / n_isat; La constante de integración para falltime2 es C4 = -2*C / n_selta * atanh((2*n_a * (Vcc - n_vth) + n_b) / n_selta); falltime2 = C4 + 2*C / n_selta * atanh((2*n_a * v + n_b) / n_selta); risetime = risetime1 + risetime2; falltime = falltime1 + falltime2; 15

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