Diseño de un coprocesador hardware para segmentación de huellas dactilares

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1 Diseño de un coprocesador hardware para segentación de huellas dactilares Mariano López Dept. d Enginyeria Electrònica E.P.S. d Enginyeria de Vilanova i la Geltrú Universitat Politècnica de Catalunya Vilanova i la Geltrú lopezg@eel.upc.edu Enrique Cantó, Nicolau Cañellas, Maria Dolores Paloera, Mariano Fons, Francesc Fons Dept. d Enginyeria Electrònica, Elèctrica i Autoàtica E.T. Superior d Enginyeria Universitat Rovira i Virgili, 4007 Tarragona ecanto@etse.urv.es, ncanyell@etse.urv.es, lolap@tinet.fut.es, ariano.fons@estudiants.urv.es, francesc.fons@estudiants.urv.es Resuen Este trabajo de investigación presenta un coprocesador específico para la segentación de huellas dactilares basado en el cálculo de la varianza local a nivel de píel. Se uestran y coparan las prestaciones del coprocesador a nivel de velocidad con la ejecución del iso algorito sobre varios icroprocesadores de características diferentes.. Introducción En la últia década el desarrollo de sisteas seguros orientados a garantizar la fiabilidad en la identificación de personas está adquiriendo un creciente interés []. Los sisteas de control de acceso, las transacciones electrónicas o los cajeros autoáticos son, por citar algunos ejeplos, capos con gran proyección futura para el desarrollo y aplicación de este tipo de sisteas. Un odo seguro y sencillo de verificar la identidad de los usuarios es a través de alguna de las características bioétricas eclusivas del individuo. Debido al reducido coste de los sensores y al elevado grado de aceptación por parte de los usuarios, es quizás la huella dactilar la característica bioétrica ás epleada a nivel coercial, frente a otras coo la voz, la estructura del iris, la retina o la geoetría de la ano. La huella dactilar es tabién una herraienta fundaental a nivel forense y plenaente aceptada judicialente coo prueba en la identificación de personas debido a su elevado grado de fiabilidad [][]. Concretaente la fiabilidad de los sisteas de identificación se ide ediante las tasas FAR (False Acceptance Rate) y FRR (False Rejection Rate), que representan, respectivaente, el porcentaje de individuos ipostores reconocidos e individuos genuinos rechazados abos de fora errónea. Los índices FRR/FAR dependen de diversos factores entre los que se destacan dos: el tipo y coplejidad del algorito iplicado en el análisis y la característica bioétrica utilizada. Aun no siendo en todos los casos aplicable, usualente los algoritos ás elaborados y coplejos tienen asociadas tasas FRR/FAR ás bajas. Sin ebargo tabién es cierto que su coste coputacional increenta necesitando un tiepo de procesado ayor. En consecuencia las prestaciones de los sisteas de identificación no se evalúan eclusivaente en función de su fiabilidad, sino que consideran otros factores adicionales coo la latencia del algorito o el coste y el taaño del sistea [5][6]. En este sentido es suaente iportante seleccionar una platafora hardware que se adapte a las necesidades y características específicas del algorito que desarrolla el proceso de identificación. Para el caso particular de la huella dactilar es el icroprocesador de propósito general el dispositivo hardware tradicionalente utilizado para tratar de equilibrar la terna precio, rapidez y fiabilidad. Sin ebargo, y debido fundaentalente a la coplejidad de varias de las fases iplicadas en el análisis de la huella, este equilibrio no siepre se ha resuelto de fora satisfactoria. La capacidad coputacional liitada que proporciona el icroprocesador dificulta el procesado en tiepo real de las tareas de ayor coplejidad. Una fora de superar esta liitación es ediante un codiseño software-hardware [5]- [8]. Las partes o funciones de ayor coste coputacional del algorito se resuelven ediante un hardware específico, ientras que el Actas de las V Jornadas de Coputación Reconfigurable y Aplicaciones, JCRA005, pp.7-78 ISBN: Los autores, Thoson

2 74 Procesaiento de iagen y sisteas de visión resto del algorito así coo el control del proceso lo resuelve el icroprocesador vía software. Con este trabajo de investigación se pretende precisaente contribuir al desarrollo de coprocesadores hardware específicos orientados a la resolución de las fases coputacionalente ás costosas iplicadas en el análisis de huellas dactilares. Concretaente el coprocesador que se presenta realiza el proceso de segentación de la huella dactilar. Este trabajo fora parte de un proyecto ás aplio que trata de desarrollar un sistea copleto de trataiento de huellas dactilares basado en un codiseño softwarehardware [5]-[8]. El artículo se ha organizado en cinco secciones. La sección describe las bases teóricas en las que se sustenta el proceso de segentación. La sección describe el diseño del coprocesador y finalente las secciones 4 y 5 presentan los resultados y las conclusiones, respectivaente, de este trabajo.. Segentación basada en la varianza local El proceso de segentación consiste en separar el área de la iagen que contiene la huella dactilar con respecto al fondo superfluo que no contiene inforación relevante para el procesado. La figura.a presenta una iagen típica de huella dactilar con 56 niveles de grises. La huella se caracteriza por un conjunto de trazas o líneas curvas negras (valles) y blancas (crestas) que definen su estructura específica []. Tabién se distinguen aplias zonas a izquierda y derecha, en el eterior del contorno de la huella, con tonalidades continuas de niveles de gris que se corresponden con el fondo de la iagen. El objetivo del algorito de segentación es separar abas zonas dando coo resultado la iagen ostrada en la figura.b. Este proceso es uy iportante para las fases posteriores de análisis dado que reducen el tiepo de ejecución del algorito al señalar qué píeles contienen inforación relativa a la huella y deben en consecuencia procesarse. Se define la varianza V de un píel (,y) coo []: M N V (,y) () M N ( I( + i,y + j) E y ) i M j N siendo I(,y) la intensidad del píel, M y N el ancho y alto del bloque sobre el que se calcula la varianza, y E y el valor edio de la intensidad asociada a dicho bloque: M N y I( + i, y + j) M N i M j N E () Nótese que las zonas eternas al borde de la huella, pertenecientes al fondo, ehiben una varianza uy pequeña ientras que por el contrario los píeles del interior, debido a la presencia de las crestas y los valles, presentan una varianza elevada. El algorito de segentación calcula la varianza en cada píel y copara el resultado con un ubral. Cuando el resultado de la coparación es enor que dicho ubral el píel es segentado. a) b) Figura. a) Iagen de la huella dactilar, b) Huella dactilar segentada con MN7 píeles

3 V Jornadas de Coputación Reconfigurable y Aplicaciones, JCRA Píel a Píel a a a a a a a a a a a a a a a 4 a a 4 a a 4 A a A a a A + a 4 Figura. Utilización de la ventana deslizante para el cálculo de la edia con NM.. Diseño del coprocesador hardware El diseño del coprocesador hardware copleto se ha estructurado en cuatro coprocesadores ás pequeños que realizan las funciones de segentación, dilatación, erosión y una unidad de control que gestiona la secuencia de funcionaiento. El bloque de segentado trata de ipleentar directaente la ecuación (). La iagen segentada que resulta de este procesado suele ser algo irregular, observándose pequeñas agrupaciones aisladas de píeles, llaadas clusters, que necesitan de un trataiento específico posterior. La copactación o agrupaiento de clusters se realiza aplicando una cobinación en un orden concreto de dos transforadas uy conocidas en trataiento de la iagen coo son la erosión y la dilatación [4]. En prier lugar los clusters pequeños asignados a píeles erróneaente no segentados se eliinan ediante la aplicación seguida de una dilatación ás una erosión (operación denoinada cierre). Posteriorente, son los clusters pequeños asociados a píeles segentados los que se eliinan aplicando una erosión seguida de una dilatación (operación conocida coo apertura). El resultado final de todo el proceso de segentación es una iagen bastante copacta con la huella dactilar claraente aislada del fondo... Coprocesador de segentación El coprocesador de segentado se ha ipleentado utilizando operaciones con enteros y evitando el uso de divisiones. Las iágenes tratadas tienen un taaño de 5656 píeles con intensidades coprendidas en una escala de 56 niveles de gris. Para el cálculo de la varianza se ha toado una ventana de taaño 55 píeles y un ubral de segentación de 5. Sustituyendo estos valores en las ecuaciones () y () puede concluirse que un píel será segentado si ( 5 I( + i, y + j) y ) < 5 5 i j siendo E y y /5. La desigualdad () es ás siple de ipleentar ediante hardware específico al evitar la división de los suatorios por el taaño de la ventana. Por otro lado el coprocesador se ha diseñado con el objetivo de reducir al ínio el núero de accesos a eoria. Para ello se dispone de una atriz de registros que alacena el valor de las intensidades de los píeles asociados a la ventana de cálculo. El funcionaiento del sistea se describe gráficaente en la figura para un bloque de taaño. Supongaos que se procesa el píel a y que las variables A y alacenan el suatorio de la priera coluna y el suatorio de todos los eleentos de la atriz necesario para evaluar (), respectivaente. Para el procesado del píel siguiente, a, no será necesario leer de nuevo todos los píeles de la ventana, sino que bastará con desplazar todas las filas a la izquierda y leer únicaente la coluna siguiente. El cálculo de puede realizarse en paralelo a edida que se leen estos nuevos eleentos teniendo en cuenta que: 5 A + a 4 () (4)

4 76 Procesaiento de iagen y sisteas de visión Al finalizar la lectura de estos eleentos se actualizará el valor de A, se continúa con el cálculo de la varianza y finalente se procede de un odo análogo con el procesado del píel siguiente. Por otro lado, y dado que el resultado de la segentación es ó 0, los píeles se agrupan en bytes al objeto de reducir el núero de escrituras a una por cada 8 píeles procesados. Ello a su vez, tabién reducirá los accesos a eoria de lectura de los coprocesadores de dilatación y erosión. El diseño se ha realizado tratando de segentar el sistea al áio con el objetivo de equilibrar la latencia del proceso y los cainos críticos que liitan la áia frecuencia de trabajo. El resultado final es un sistea capaz de procesar 8 píeles en 596 ciclos de reloj... Coprocesadores de dilatación y erosión La figura uestra el eleento estructural utilizado en las operaciones orfológicas de dilatación y erosión. Abos coprocesadores se han diseñado de fora idéntica, ecepto en la fase de coparación de los píeles con el eleento estructural. Cuando se trata de una erosión el píel que se procesa seguirá siendo si el valor de sus vecinos coincide con los del eleento estructural. En cabio en la dilatación el píel con valor 0 pasa a si alguno de sus vecinos coincide con los del eleento. La idea de la ventana deslizante epleada anteriorente tabién se aplica en abos coprocesadores. En este caso se trabaja con una atriz de diensiones 7 que debe procesar una iagen de 56 eleentos. Figura. Eleento estructural utilizado para la dilatación y erosión ( significa ó 0).. Unidad de control adinistra la ubicación del resultado en la eoria RAM del alacenaiento. Algoríticaente la unidad de control actuaría tal y coo describe la función ain que se detalla a continuación: Main () ig_funcion_segenta(ig_); ig_funcion_dilata(ig_); ig_funcion_erosiona(ig_); ig_funcion_erosiona(ig_); ig_funcion_dilata(ig_); Funcion Segenta(ig_) while (no_final_ig_) Lee_piel(i,j); Calcula_varianza; if varianza<ubral ig_(,y); else ig_(,y)0; end if; end while; Funcion_erosiona(ig_) while (no_final_ig_) lee_piel(i,j) if (vecinosele_estruc) ig_(,y); else ig_(,y)0; end if; end while; Funcion_dilata(ig_) while (no_final_ig_) lee_piel(i,j) if(any_vecinoele_estruc) ig_(,y); else ig_(,y)0; end if; end while; Algorito. La unidad de control gestiona el orden de actuación de los tres coprocesadores a la vez que

5 V Jornadas de Coputación Reconfigurable y Aplicaciones, JCRA Tiepo de ejecución Coprocesador de Segentado Coprocesador de dilatación Coprocesador de erosión Coprocesador copleto Procesador hardware 7 s 6 s 6 s 04 s Intel Cetrino.7 GHz 5s 07 s 07 s 67 s Microblaze a 66MHz 4 s 4 s 4 s 6 s ARM 9T a 60MHz s,5s,5 s 7s Tabla. Tiepos de ejecución de los diferentes coprocesadores en el procesado de la iagen a) b) c) d) Figura 4. Resultado de la iagen procesada: a) iagen inicial, b) iagen resultado del coprocesador de segentación, c) iagen resultado después de aplicar un cierre (dilatación ás erosión), d) iagen resultado después de aplicar una apertura (erosión ás dilatación) 4. Resultados La descripción del coprocesador copleto se ha realizado en VHDL. Para la síntesis y el apeado se ha utilizado una FPGA Spartan XCS500fg676 de Xilin que incorpora la placa de desarrollo AVNET ADS-XLX-SP- DEV500. El coprocesador ocupa 74 CLBs (Configurable Logic Blocs) y es capaz de

6 78 Procesaiento de iagen y sisteas de visión trabajar a una frecuencia áia de 6 MHz (resultados obtenidos con Leonardo Spectru). Para una frecuencia de 50Mz, el proceso de segentado copleto de la iagen de la figura.a es de 04 ilisegundos. En la Tabla se describe con ás detalle la influencia de cada coprocesador sobre el tiepo total de ejecución. La ipleentación del iso algorito en código C sobre un icroprocesador Intel Cetrino a.7ghz da coo resultado un tiepo de ejecución de 67 ilisegundos, en torno a un 9% ás lento que el procesador hardware. Este tiepo se ha obtenido utilizando el profiler que incorpora Visual C en su versión profesional 6.0 y sin tener en cuenta el tiepo CPU dedicado a tareas de entrada/salida y de sistea operativo. El algorito tabién se ha ejecutado sobre Microblaze a 66MHz utilizando la isa FPGA y dando coo resultado tiepos de ejecución etreadaente altos. Por últio se ha procedido de fora análoga epleando un icroprocesador ARM9T a 60MHz que incorpora el entorno de desarrollo de Altera Ecalibur EPXA. Tal y coo uestra la Tabla, los tiepos de ejecución continúan siendo relativaente altos si los coparaos con el procesador hardware. La figura 4.b uestra la iagen resultado después de actuar el coprocesador de segentación. En la figura puede observarse ciertas discontinuidades en las regiones segentadas así coo la presencia de clusters asociados a píeles erróneaente segentados dentro de la huella dactilar. Las figuras 4.c y 4.d uestran la iagen post-procesada después de cobinar varias dilataciones y erosiones ediante una operación de cierre y otra de apertura, respectivaente. 5. Conclusiones El trabajo desarrollado en este artículo ha ostrado el diseño de un coprocesador hardware orientado a la segentación de huellas dactilares. El coprocesador esta constituido a su vez por tres coprocesadores ás pequeños y una unidad de control que gestiona su funcionaiento. Se han presentado resultados del sistea trabajando a una frecuencia de 50 MHz procesando iágenes de 5656 píeles en un tiepo de 04 s. Referencias [] Anil K. Jain, Ruud Bolle and Sharath Pananti, Bioetrics, Personal identification in Networed Society. Kluwer Acadeic Publishers, 999 [] Hong, L., Wan, Y., and Jain, A.K. Fingerprint iage enhanceent: Algorith and perforance evaluation. IEEE Transactions on Pattern Analysis and Machine Intelligence, 0, 8 (998), pp [] Jain, A., Hong, L., Pananti, S., and Bolle, R. An identity authentification syste using fingerprints. In Proceedings of the IEEE, Septeber 997, vol. 85, pp [4] De la Escalera, Arturo, Visión por coputador: Fundaentos y étodos, Ed. Prentice Hall, 00. [5] Cantó E. Canyelles N., Lopez M., Fons M., Fons F., FPGA Ipleentation of Ridge Line Following Fingerprint Algorith, Field Prograable Logic Applications (FPL'04), pp , Antwerp, 004 [6] Cantó E. Canyelles N., Lopez M., Fons M., Fons F., Coprocessor of the Ridge Line Following Fingerprint Algorith, XIX Conference on Design of Circuits Integrated Systes (DCIS 04), Bordeau, 004. [7] Fons M., Fons F., Cañellas N., López M. Cantó E., Codiseño software-hardware de un algorito bioétrico, JCRA 00, Madrid, pp , Septiebre 00. [8] Cantó E., Cañellas N., Fons M., Fons F., López M., Coprocesador de etracción de inutia para Microblaze, JCRA 004, Bellaterra (Barcelona), pp , Septiebre 004. Agradeciientos Este trabajo ha sido financiado por el proyecto CICYT otorgado por el Ministerio de Educación y Ciencia referencia SEG