ELABORACIÓN DEL SOFTWARE PARA LA CARACTERIZACIÓN DE UNA CELDA ELECTROQUIMICA UTILIZANDO DSP FAMILIA DE MOTOROLA

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1 ELABORACIÓN DEL SOFTWARE PARA LA CARACTERIZACIÓN DE UNA CELDA ELECTROQUIMICA UTILIZANDO DSP FAMILIA DE MOTOROLA JEAN PIERRE AMARIS DOMINGUEZ JOSE ALBERTO LOPEZ PATIÑO UNIVERSIDAD INDUSTRIAL DE SANTANDER FACULTAD DE INGENIERÍAS FISICOMECANICAS ESCUELA DE INGENIERÍAS ELÉCTRICA, ELECTRÓNICA Y TELECOMUNICACIONES BUCARAMANGA 004

2 ELABORACIÓN DEL SOFTWARE PARA LA CARACTERIZACIÓN DE UNA CELDA ELECTROQUIMICA UTILIZANDO DSP FAMILIA DE MOTOROLA JEAN PIERRE AMARIS DOMINGUEZ JOSE ALBERTO LOPEZ PATIÑO Este proyecto es presetado como requsto para optar al ttulo de Igeero Electróco DIRECTOR: JAIME GUILLERMO BARRERO PEREZ Magíster e poteca Eléctrca (MPE) CODIRECTOR: JOSE ALEJANDRO AMAYA Igeero Electrcsta UNIVERSIDAD INDUSTRIAL DE SANTANDER FACULTAD DE INGENIERÍAS FISICOMECANICAS ESCUELA DE INGENIERÍAS ELÉCTRICA, ELECTRÓNICA Y TELECOMUNICACIONES BUCARAMANGA 004

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5 RESUMEN TÍTULO: ELABORACIÓN DEL SOFTWARE PARA LA CARACTERIZACIÓN DE UNA CELDA ELECTROQUÍMICA UTILIZANDO DSP FAMILIA DE MOTOROLA * AUTORES: AMARIS DOMÍNGUEZ, JEAN PIERRE, y, LÓPEZ PATIÑO, JOSÉ ALBERTO ** PALABRAS CLAVES: Celda electroquímca, meddor de mpedaca electroquímca (MIE), DSP, 56F80, regresó crcular, regresó seodal, Metrowerks Codewarror, patalla de crstal líqudo. DESCRIPCIÓN: E este documeto se eplca cómo se mplemetaro los algortmos de programacó para calcular los parámetros de ua celda electroquímca. El desarrollo del códgo fuete del proyecto se realzó bajo la plataforma Metrowerks Codewarror versó 6.0, a través del DSP 56F80 de Motorola y costa de tres etapas: Dgtalzacó de la señal, procesameto y vsualzacó de los resultados. Icalmete se descrbe el DSP utlzado para la mplemetacó del prototpo. Por lo tato, se descrbe e forma geeral el 56F80, la memora y los perfércos del DSP utlzados e la mplemetacó. E el Capítulo, se descrbe el hardware del proyecto, el crcuto de almetacó de la patalla de crstal líqudo, el crcuto de almetacó del proyecto, los crcutos de ateuacó y amplfcacó de las señales proveetes de la celda electroquímca, el regstro de desplazameto, el acople del DSP 56F80 co el meddor de mpedaca electroquímca. E el Capítulo 3 de software, se descrbe las fucoes y rutas utlzadas para la programacó del DSP, la patalla de crstal líqudo y, por últmo, se descrbe los algortmos de la regresó seodal, regresó crcular y se da el dagrama de flujo del programa. Falmete, e el Capítulo 4, se descrbe y eplca las pruebas realzadas al prototpo meddor de mpedaca electroquímca. Se preseta los resultados obtedos gráfcamete, como el de la patalla de crstal líqudo. * Trabajo de Grado. ** Facultad de Igeería Físco-mecácas. Igeería Electróca. Jame Gullermo Barrero Pérez. 5

6 SUMMARY TITLE: ELABORATION OF THE SOFTWARE FOR THE CHARACTERIZATION OF AN ELECTROCHEMICAL CELL USING DSP FAMILY DE MOTOROLA * AUTHORS: AMARIS DOMÍNGUEZ, JEAN PIERRE, AND, LÓPEZ PATIÑO, JOSÉ ALBERTO ** KEY WORDS: Electrochemcal cell, meter of electrochemcal mpedace (MIE), DSP, 56F80, crcular regresso, se regresso, Metrowerks Codewarror, lqud crystal dsplay. DESCRIPTION: I ths documet t s eplaed how were mplemeted the programmg algorthms to calculate the parameters of a electrochemcal cell. The developmet of the code source of the project was carred out uder the platform Metrowerks Codewarror verso 6.0, through the DSP 56F80 of Motorola ad t cossts of three stages: Dgtalzato of the sg, prosecuto ad vsualzato of the results. Itally s descrbed the DSP used for the mplemetato of the prototype. Therefore, t s descrbed geeral form the 56F80, the memory ad the perpherals of the DSP used the mplemetato. I the Chapter, s descrbed the hardware of the project, the crcut of feedg of the lqud crystal dsplay, the crcut of feedg of the project, the atteuato ad amplfcato crcuts of the sgs comg from the electrochemcal cell, the dsplacemet regstrato, the couples of the DSP 56F80 wth the meter of electrochemcal mpedace. I the Chapter 3 of software, are descrbed the fuctos ad routes used for the programmg of the DSP, the scree of lqud glass ad, lastly, are descrbed the algorthms of the seodal regresso, crcular regresso ad s gve the dagram of flow of the program. Fally, the Chapter 4, are descrbed ad epla the tests carred out to the prototype meter of electrochemcal mpedace. The results are preseted obtaed graphcally, as that of the lqud crystal dsplay. * Work of Grade. ** Faculty of Egeerg Physcal-mechacs. Egeerg Electroc. Jame Gullermo Barrero Pérez 6

7 CONTENIDO INTRODUCCION..4. Procesameto Dgtal de Señales 6. Defcó U DSP para cada aplcacó..6.3 Crtero de Seleccó de DSP's Característcas de los DSP`s Arqutectura Harvard.9.6 Procesador dgtal de señales 56f Itroduccó al DSP 56F Coversor aálogo-dgtal (A/D) Iterfaz de perférco seral (SPI) Memora de datos Memora de programa...6. Hardware del Prototpo 8. Patalla de crstal líqudo...8..crcuto de almetacó de la lcd..9.. Especfcacoes Mecácas Asgacó de Pes de terfase Crcuto de almetacó Acodcoameto de señales 33.. Crcuto ateuador Crcuto amplfcador Crtero de seleccó del regstro de desplazameto Meddor de mpedaca electroquímca (MIE) Software Cofguracó del dsp Frecueca Itera del DSP

8 3... Regstro de cotrol del PLL (PLLCR) Regstro de Dvsó-Por del PLL, PLLDB Regstro de Estado del PLL, PLLSR Pes de propósto geeral Regstro para habltacó de pull-up, GPIO_X_PUR Regstro para dato GPIO_X_DR Regstro para dreccó de p, GPIO_X_DDR Regstro para habltacó de perférco, GPIO_X_PER Iterfase seral de perfércos (SPI) Regstro de estado y cotrol del SPI, SPSCR Regstro de tamaño de trasmsó del SPI, SPDSR Regstro para trasmsó de dato del SPI, SPDTR Coversó aálogo dgtal Regstro de Cotrol de ADC, ADCR Regstro de Cotrol de ADC, ADCR Regstro de muestras de ADC, ADSDIS Regstro de Estado de ADC, ADSTAT Regstros de Resultado, ADRSLT0 Y ADRSLT Icalzacó y maejo de la patalla Icalzacó Desplegar teto

9 3..3 Desplegar gráfcos Como lograr el logo UIS Dbujar ua fucó Traslape de teto co gráfca Fucoes matemátcas Dagrama de flujo de utlzacó geeral del programa Pruebas Pruebas e la patalla gráfca hg5504g-0 de hyuda Desplegue de teto Desplegue gráfco Pruebas e el meddor de mpedaca electroquímca 77 CONCLUSIONES.8 BIBLIOGRAFIA.84 9

10 LISTA DE FIGURAS Fgura. Dagrama de Bloques de la Arqutectura de la CPU 56F800.9 Fgura DSP 56F80.. Fgura 3 Regstro de cotrol ACDR...4 Fgura 4 Regstro de cotrol ADCR.4 Fgura 5 Regstro deshabltar muestra ADSDIS.5 Fgura 6 Dagrama de Bloques de la Memora de Datos...6 Fgura 7 Dagrama de bloques de la memora de Programa 7 Fgura 8 Crcuto de almetacó..30 Fgura 9 Coeoes de los pes de la LCD Fgura 0 Crcuto de almetacó...3 Fgura Crcuto ateuador..33 Fgura Crcuto Amplfcador..33 Fgura 3 Regstro de desplazameto Fgura 4 Crcuto equvalete de la celda electroquímca...37 Fgura 5 Acople del MIE y el DSP56F Fgura 6 Dagrama de bloques del proyecto..40 Fgura 7 Regstro de cotrol del PLL (PLLCR)..4 Fgura 8 Regstro de dvso-por del PLL, PLLDB...4 Fgura 9 Regstro de estado del PLL, PLLSR Fgura 0 Regstro para habltacó de pull-up...46 Fgura Regstro para dato Fgura Regstro para dreccó de p (etrada/salda) Fgura 3 Regstro para habltacó de perférco..47 Fgura 4 Dagrama de bloques, comucacó de datos a la patalla grafca 49 Fgura 5 Regstro de estado y cotrol del SPI.49 0

11 Fgura 6 Regstro de tamaño de trasmsó SPDSR.50 Fgura 7 Regstro para trasmsó de dato del SPDTR.5 Fgura 8 Dagrama de flujo para muestreo de las señales de etrada.53 Fgura 9 Regstro de cotrol ADCR 54 Fgura 30 Regstro de cotrol ADCR. 55 Fgura 3 Regstro para habltacó de muestras..56 Fgura 3 Regstro de estado de ADC, ADSTAT 56 Fgura 33 Regstros de Resultado.57 Fgura 34 Patalla de Teto...60 Fgura 35 Patalla de Grafco 60 Fgura 36 Caracteres ASCII tero de la LCD...6 Fgura 37 Logo UIS..6 Fgura 38 Dagrama de flujo de presetacó logo UIS.65 Fgura 39 Dagrama de flujo geeral...67 Fgura 40 Desplegue de Teto.75 Fgura 4 Portada de logo UIS.75 Fgura 4 Oda Seodal...76 Fgura 43 Dagrama de Nyqust...79 Fgura 44 Dagrama de Bode Magtud...79 Fgura 45 Dagrama de Bode Fase..80

12 LISTA DE TABLAS Tabla Pes cofgurados como GPIO... Tabla Característcas de la LCD 55HG04-NG de Hyuda...30 Tabla 3 Pes de la LCD..3 Tabla 4 Combacoes de Gaaca 3 Tabla 5 Cofguracó del Regstro ZSRC 36 Tabla 6 Cofguracó del Regstro PLLPD.37 Tabla 7 Cofguracó del Regstro LCKON Tabla 8 Cofguracó del PLLDB..38 Tabla 9 Cofguracó del Regstro PLLCID...38 Tabla 0 Cofguracó del Regstro PLLCOD.38 Tabla Cofguracó del Regstro PRECS...39 Tabla Cofguracó del Regstro LCK Tabla 3 Cofguracó del Regstro SPE.44 Tabla 4 Cofguracó del Regstro SPMSTR Tabla 5 Seleccó de rata de baudos de trasmsó...45 Tabla 6 Regstros DS3-DS Tabla 7 Cofguracó del Regstro SMODE..54 Tabla 8 Cofguracó de caales...55 Tabla 9 Cofguracó del Regstro START...55 Tabla 0 Seleccó del dvsor de reloj.. 55 Tabla Cofguracó del Regstro CIP.. 56 Tabla Valores de la Celda Dummy...74 Tabla 3 Rago de frecuecas del MIE...77 Tabla 4 Valores de Ressteca y Codesadores obtedos. 80

13 LISTA DE ANEXOS ANEXO A ENTORNO A CODEWARRIOR..86 ANEXO B DETERMINACION DE LA REGRESIÒN CIRCULAR.99 ANEXO C DETERMINACION DE LA REGRESIÓN SENOIDAL...03 ANEXO D CÓDIGO DEL PROGRAMA..05 ANEXO E PROGRAMAS EN MATLAB..36 3

14 INTRODUCCIÓN Los rápdos avaces alcazados por la electróca, e especal e las téccas de fabrcacó de crcutos tegrados, ha tedo, y s duda cotuara teedo gra mportaca e mpacto e la dustra y la socedad, estos avaces ha hecho posble la fabrcacó de I.C altamete sofstcados capaces de realzar fucoes y tareas del procesado de señales dgtales que ormalmete era demasado dfícles o caras co crcutería o sstemas de procesado de señales aalógcas. De aquí que muchas de las tareas del procesado de señales que covecoalmete se realzaba aalógcamete se realce hoy medate hardware dgtal, co u meor costo y co ua mayor precsó. Este proyecto, hace parte de ua vestgacó e Maestría Electróca y preseta la mplemetacó de u sstema autóomo; que co la lectura de voltaje y correte, prevamete amplfcados, proveetes de ua celda Electroquímca, ecuetra los parámetros característcos de ésta: Rp, Rs y Cp; para así cotuar fortalecedo trabajos de vestgacó que e el área de corrosó de la Escuela de Igeería Metalúrgca se vee adelatado. E el captulo se hace ua breve descrpcó a los DSPs famla Motorola, especalmete el DSP56F80, su memora y los perfércos de este DSP utlzados e la mplemetacó del prototpo para la caracterzacó la celda electroquímca. El captulo detalla el Hardware utlzado para la mplemetacó del prototpo. Por lo tato, Fuete de almetacó, crcuto ateuador, crcuto amplfcador, el regstro para el corrmeto y por ultmo ua descrpcó del acople co el meddor de mpedaca electroquímca. 4

15 E el captulo 3 se eplca los algortmos utlzados para la calzacó de la patalla, escrbr teto y grafcar, cofguracó del ADC, algortmo de la regresó crcular. Por ultmo e el captulo 4 se descrbe las pruebas realzadas al crcuto equvalete de la celda de Radles. 5

16 . PROCESAMIENTO DIGITAL DE SEÑALES. DEFINICION Ua señal es defda como cualquer catdad físca que vara e el tempo y que lleva formacó, geeralmete acerca del estado o comportameto de u sstema, como por ejemplo: radar, músca, voz, soar, etc. Ahora be procesar ua señal se etede como la operacó o trasformacó sobre la señal. El procesameto dgtal de señal (dsp) es ua operacó o trasformacó de ua señal e u hardware dgtal segú reglas be defdas las cuales so troducdas al hardware a través de u software específco que puede o o maejar leguajes tato de alto como de bajo vel. E estrcto rgor, dgtal sgal processg se refere al procesameto electróco de señales tales como sodo, rado, mcroodas, tesó y correte de ua celda electroquímca, usado téccas matemátcas para realzar trasformacoes o etraer formacó.. UN DSP PARA CADA APLICACIÓN Ua forma de clasfcar los DSP's y aplcacoes es a través de su rago dámco. El rago dámco es u cojuto de úmeros, desde pequeños a grades, que debe ser procesados e el curso de ua aplcacó. Por ejemplo, para represetar ua forma de oda etera de ua señal partcular es ecesaro u certo rago de úmeros para maejar sus valores mayores y meores. El DSP debe ser capaz de maejar los úmeros geerados tato e la trasformacó aáloga dgtal como durate los cálculos (multplcacoes, sumas, dvsoes) co dcha señal. S o es capaz de maejar todo el rago de úmeros ocurrrá "overflow" o "uderflow", lo cual producrá errores e los cálculos. 6

17 .3 CRITERIO DE SELECCIÓN DE DSP'S Actualmete el mercado se ha amplado eormemete e cuato a la oferta de DSP's. Este dversos fabrcates, cada uo co u tpo especal y partcular de arqutectura, uso y/o aplcacó. Etre los más coocdos se destaca: Motorola ( Famlas E MSC800 (StarCore) Teas Istrumets ( Famlas TMS30C6000 TMS30C5000 TMS30C000 Aalog Devces ( Famlas Blackf Famla Sharc TgerSharc ADSP- El uso de u DSP está justfcado cuado se tee los sguetes requermetos: Ahorro de dero. Tamaño más reducdo. Bajo cosumo de poteca. Procesameto de varas señales de alta frecueca e tempo real. Para este proyecto se escogó trabajar co u dsp del fabrcate Motorola debdo a que ofrece ua gra varedad de DSP s, los cuales está orgazados e varas famlas, cada ua de ellas destada a aplcacoes más cocretas. U factor mas relevate fue el preco y el gra soporte que ofrece Motorola gratutamete como el software para cada DSP, Mauales y mejor desempeño e cuato a fucoaldad. 7

18 .4 CARACTERÍSTICAS DE LOS DSP`S Ua de las más mportates característcas de u DSP es su capacdad de realzar operacoes de multplcacó y acumulacó (MACs) e sólo u cclo de reloj. No obstate ello, es ecesaro que el dspostvo posea la característca de maejar aplcacoes crítcas e tempo real. Esto requere de ua arqutectura que soporte u flujo de datos a alta velocdad haca y desde la udad de cálculo y memora. Esta ejecucó a meudo requere el uso de udades DMA ( Drect Memory Acess ) y geeradores de dreccoes duales (DAG's) que opera e paralelo co otras partes del chp. Los DGA's realza los cálculos de dreccoes, permtedo al DSP buscar dos datos dsttos para operar co ellos e u solo cclo de reloj, de tal forma que es posble ejecutar algortmos complejos e tempo real. Es mportate para DSP's teer u mecasmo efectvo de salto para la ejecucó de lazos ya que el códgo geeralmete programado es altamete repettvo. La arqutectura permte realzar estos lazos s struccoes adcoales demoras, las que al ejecutarse mlloes de veces empeza a geerar retardos sgfcatvos. Los DSP's debe maejar ragos dámcos eteddos y de precsó para evtar overflow y uderflow y para mmzar los errores de redodeo. Para acomodarse a esta capacdad, los DSP's cluye acumuladores dedcados co regstros más achos que el tamaño omal de los datos para así coservar la precsó (por ejemplo, DSP's de 6 bts posee acumuladores de 3 bts para maejar el resultado de las multplcacoes). També debe soportar el maejo de buffers crculares para la ejecucó de fucoes algorítmcas, tales como fltros. E estos tpos de buffers el putero se actualza e paralelo co otras fucoes del chp e cada cclo de reloj. E cada cclo el buffer crcular realza ua comprobacó de "f de buffer" para verfcar s es ecesaro volver al co de éste s demorar así la ejecucó 8

19 del algortmo a causa de la ejecucó de struccoes adcoales de comparacó y salto..5 ARQUITECTURA HARVARD E la arqutectura clásca de Vo Neuma la ALU y la udad de cotrol está coectadas a ua sólo udad de memora que almacea tato struccoes de programa como datos. Durate la ejecucó de u programa, ua struccó es leída desde la memora y decodfcada, los operados ecesaros so obtedos desde la memora, y, falmete, la struccó es ejecutada. La prcpal desvetaja es que la memora se trasforma e el cuello de botella de esa arqutectura. La arqutectura Harvard trata de aumetar el acho de bada de los accesos aumetado el paralelsmo de la memora: Para ello se dspoe de dos espacos de memora depedetes, uo para almacear el códgo a ejecutar y el otro para los datos. Cada uo de estos espacos dspoe de su propo grupo de buses, co lo cual es posble acceder smultáeamete a ambos espacos..6 PROCESADOR DIGITAL DE SEÑALES 56F80 de MOTOROLA El plar fudametal tecológco de este proyecto es el procesador dgtal de señales (DSP) 56F80 de Motorola. El 56F80 es u DSP de 6-bt, co ua arqutectura Harvard dual hacédolo mas efcete, de bajo cosumo y es complemetado co u gra rago de perfércos detro del chp, ua memora de programa flash y ua memora RAM de acceso dual. Las característcas prcpales de este DSP so: u puerto de comucacó seral (SCI- pes -), puerto de Iterfaz seral de perférco (SPI 4 pes), modulacó de acho de pulso (PWM) de 6 caales, puerto JTAG y posbldad de cofguracó de pes dedcados 9

20 a pes de propósto geeral (GPIO). A cotuacó se preseta estas característcas e las fguras y. Fgura. Dagrama de Bloques de la Arqutectura de la CPU 56F800 Las aterores característcas hace del 56F80 le permta desempeñarse e ua gra varedad de aplcacoes de cotrol y de procesameto de señales co u alto redmeto y cofabldad. 0

21 Fgura DSP 56F80 La tabla preseta la asgacó de pes utlzados del DSP 56F80 como de propósto geeral, co su respectva fucó e este proyecto. E el captulo de software se eplca co mas detalle.

22 Tabla Pes Cofgurados como GPIO P dedcado a: GPIO Cofgurado para I/O Temporzador, TD0 GPIOA0 Pulsador - Patalla I Temporzador, TD GPIOA Pulsador - Patalla I Temporzador, TD GPIOA Pulsador 3 - Patalla I Trasmsó de datos seral, TXD0 GPIOB0 Eter- Esclavo MIE O Recepcó de datos seral, RXD0 GPIOB Segur Esclavo MIE O Etrada osclador etero de crstal, EXTAL GPIOB Ressteca Shut MIE I Salda de osclador de crstal, XTAL GPIOB3 Gaaca Correte - MIE I Reloj Seral del SPI, SCLK GPIOB4 Dedcado a SPI, SCLK O Salda maestro/etrada esclavo SPI, MOSI GPIOB5 Dedcado a SPI, MOSI O Etrada maestro/salda esclavo SPI, MISO GPIOB6 Escrtura-patalla O Seleccó de esclavo SPI, SS GPIOB7 Comado-patalla O.6. INTRODUCCIÓN AL DSP 56F80 Este procesador perteece a la famla de procesadores 56F800 de Motorola, el cual e u chp, comba el poder de procesameto de u DSP y la fucoaldad de u mcrocotrolador, que co el cojuto de perfércos lo hace ua alteratva ecoómca a las udades de mcrocotroladores tradcoales. El 56F80 posee ua gra velocdad de la udad de procesameto cetral (CPU) (40 mlloes de struccoes por segudo) 40 MIPS, posee ua

23 arqutectura basada e palabras de 6-bt co regstros de 3-bt para almaceameto de resultados termedos. Los perfércos del 56F80 utlzados e este proyecto so: El coversor aálogo-dgtal dual (ADC) La Iterfase de Perférco Seral (SPI), cofguracó maestro. 9 pes cofgurados para fucoar como pes de propósto geeral: o pes de terfase de comucacó seral(sci) o pes de coeó de osclador etero. o 3 pes de TIMER o pes de SPI, de cofguracó esclavo. A cotuacó se descrbe los perfércos utlzados y los regstros del DSP que permte cotrola su fucoameto..6.. CONVERSOR ANÁLOGO-DIGITAL (A/D) Este perférco es de gra relevaca debdo a que por él se tomaro todas las muestras para los cálculos a desarrollar y los resultados a vsualzar e la patalla de crstal líqudo. El 56F80 tee u coversor aálogo-dgtal dual de bt, cada uo co cuatro caales, llamado ADCA. Para comezar se descrbrá las característcas que hace parte del coversor A/D: Frecueca máma de reloj es de 5MHz co u perodo de 00s. Tempo de coversó máma.7µs, frecueca de khz. Cofguracó para adqurr datos e forma smultaea por dos caales, ANA y ANA5 Voltaje de refereca para la coversó 3 V D.C. Regstros para su cofguracó: 3

24 El Regstro de Cotrol ADC (ADCR) se utlzo e geeral para cofgurar el tpo de muestreo (referecal y smultáeo), los pulsos de co y detecó, y para deshabltar todas las terrupcoes. La fgura 3 Regstro de cotrol ACDR Regstro de Cotrol ADC (ADCR) se utlza para ajustar el valor del bus (reloj) tero (5MHz mámo) del perférco ADC. Fgura 4 Regstro de cotrol ADCR El regstro de deshabltar muestra (ADSDIS), tee u bt por cada caal del ADC, que srve para habltar o deshabltar su coversó e el proceso de muestreo del ADC, para este trabajo se hablta los caales ANA0 y ANA4, por teer la posbldad de adqurr sus muestras e modo smultaeo. 4

25 Fgura 5 Regstro deshabltar muestra ADSDIS.6.. INTERFAZ DE PERIFÉRICO SERIAL (SPI) El modulo de terfaz de Perférco seral (SPI), permte comucacó full duple, scroía y comucacó seral etre cotroladores híbrdos y dspostvos perfércos. Sus prcpales característcas so: Tee dos modos de operacó Maestro y esclavo. Operacó Full-Duple. Trasmsoes de logtud programables de a 6 bt. De sus cuatro pes dos maeja la comucacó perférca como maestro (SCLK Y MOSI), y los otros dos (MISO Y SS ), que se utlza para la cofguracó esclavo, so programados como pes de propósto geeral. E el captulo de software se preseta la cofguracó de sus regstros MEMORIA DE DATOS La memora de datos del DSP 56F80, esta dvdda e memora de datos de RAM y FLASH, la prmera tee K palabras y la seguda K palabras. 5

26 Fgura 6 Dagrama de Bloques de la Memora de Datos MEMORIA DE PROGRAMA La memora de programa del DSp 56F80 tee 8K palabras de FLASH de programa o chp y K palabras de RAM de programa o-chp. La fgura 4 muestra la dstrbucó de la memora de programa para la RAM de programa y la FLASH de programa. 6

27 La memora de programa es dode se almacea el códgo fuete, operados medatos y vectores de formacó. Fgura 7 Dagrama de bloques de la memora de Programa. 7

28 . HARDWARE E esta seccó se descrbe los dspostvos electrócos mplemetados e el sstema para caracterzar ua celda electroquímca. El sstema costa de ua tarjeta prcpal, dode es ubcado el DSP, ua tarjeta que comuca el DSP co el computador, la tarjeta de almetacó e dode además se ecuetra los coectores que comuca co el DSP y la patalla de crstal lqudo. Los crcutos de ateuacó y amplfcacó. També e esta seccó se descrbe el crcuto de regstro de etrada sere y salda paralela que maeja la patalla de crstal lqudo para su fucoameto y el crcuto para el cotraste de la patalla de crstal lqudo. Por últmo se descrbe el coector del Meddor de Impedaca Electroquímca co el DSP.. PANTALLA DE CRISTAL LÍQUIDO Se seleccoo u LCD 568 (56 líeas de 8 caracteres por líea) dode se va a vsualzar los parámetros de ua celda electroquímca, el cojuto de mesajes y las opcoes de meú programadas a través del dsp. La patalla de crstal líqudo utlza como pes de etrada de datos, 8 pes (DB0 a DB7) y a través de u potecometro se gradúa su cotraste. La memora para teto e la LCD va desde hasta 00FFF (4095 bytes), y la memora para gráfcos desde 0000 hasta 0FFF (4095 bytes). 8

29 La patalla de crstal líqudo que se utlza e el sstema es de marca Hyuda de refereca HG5504NG-0 y perteece a la gama de patallas grafcas que trabaja co base e matrces de 57 putos: Matrz de Putos 57 La LCD posee teramete grabados 60 caracteres de 57 píeles ya determados, los cuales se puede teer acceso por medo del bus de datos colocado el códgo ASCII del correspodete carácter. Para mas formacó acerca de la LCD gráfca ver aeo F... CIRCUITO DE ALIMENTACION DE LA LCD El crcuto electróco de la fgura 8 muestra las coeoes de almetacó de la patalla de crstal líqudo. Esta trabaja co ua almetacó de 5V C.D., y otro voltaje de almetacó de -5 voltos para el ajuste del cotraste, este se gradúa co u potecómetro de 0KΩ. 9

30 Fgura 8 Crcuto de almetacó.. Especfcacoes Físcas Tabla Característcas de la LCD HG5504-NG de Hyuda Ítem Especfcacó Udad Tamaño Lcd (W X H X T) mm Área de desplegue(w X H) mm Tamaño de puto (W X H) mm Tamaño de putos (W X H) mm Peso 55 g Fuete: Hoja de datos de la LCD...3 Asgacó de Pes de terfase E el tabla 3 se detfca los pes de la patalla de crstal líqudo, co su respectva fucó. Para mas formacó favor drgrse al aeo F. 30

31 Tabla 3 Pes de la LCD P No. Símbolo Nvel Fucó FG 0v Terra de carcasa Vss(Gd) 0v Terra 3 VDD(Vcc) +5v Fuete de Voltaje para la lógca y LCD 4 Vo -5 Voltaje varable para el cotraste de la LCD 5 /RES H/L Señal de Reset 6 /RD H/L Señal de Lectura 7 /WR H/L Señal de Escrtura-DSP 8 /CS H/L Señal Chp Select 9 A0 H/L Señal para seleccoar el tpo de datos-dsp 0 DB0 H/L Dato bt 0 DB H/L Dato bt DB H/L Dato bt 3 DB3 H/L Dato bt 3 4 DB4 H/L Dato bt 4 5 DB5 H/L Dato bt 5 6 DB6 H/L Dato bt 6 7 DB7 H/L Dato bt 7 Fuete: Hoja de datos de la LCD. La fgura 9 muestra las coeoes realzadas a la patalla de crstal líqudo, e dode el coector J reúe los 7 pes que posee la patalla para su fucoameto. Del p 0 al 7 so pes de datos, estos se coecta al I.C de regstro de desplazameto, de etrada sere y salda paralela de refereca 74LS64, el coector J tee las etradas del 74LS64 del clear y el clock que va al DSP. Por ultmo e el coector J8 esta la terra y +5V D.C y e el coector J0 el coector de cotraste. 3

32 Fgura 9 Coeoes de los pes de la LCD..4 CIRCUITO DE ALIMENTACION Fgura 0 Fuete Dual ±5[V] CE Coector de etrada U + C 3300u C 00 U LM7805/TO VIN GND 3 VOUT + C3 47u C4 00 CS Coector de Salda 3 4 U3 LM7905C/TO0 IN OUT 3 + C5 3300u C6 00 GND + C7 47u C8 00 La Fgura 0 muestra el dagrama crcutal de la fuete dual de ±5[V] utlzada e el proyecto. E el coector de etrada (CE) se sumstra las señales de u trasformador 0[V] / 6[V] co tap cetral. Las dos señales de A.C. 3

33 de 6[V] se coecta a las etradas y de CE metras que la terra proveete del tap cetral se coecta a la etrada 3 del msmo. Los crcutos tegrados utlzados para la regulacó de las señales de almetacó so el LM7805 para la señal de +5[V] y LM7905 para la señal de -5[V] juto co u arreglo de codesadores (3300µF, 00F, 47µF y 00F) para mejorar la establdad e las señales de almetacó de C.C y dsmur la tesó de rzado. E el coector de salda (CS) se obtee señales rectfcadas y reguladas de +5[V] e el p, 5[V] e el p 3 y terra e el p.. ACONDICIONAMIENTO DE SEÑALES.. CIRCUITO ATENUADOR Los coversores A/D del DSP toma muestras e u rago de 0 a 3V, sedo ecesaro realzar u crcuto que acodcoe la señal de salda de correte de la celda de +/-.5V, a u rago de salda que va de 0.375V hasta.65v, a cotuacó se preseta el crcuto utlzado para ateuar la señal de correte de la celda. El voltaje de.5v lo suple el crcuto de almetacó de la fgura 0. Fgura Crcuto ateuador k k Icelda k + Vsalda.5 V 0k 33

34 El OPA 43PJ realza la fucó del amplfcador de ateuacó. E la fgura se muestra como la correte de salda de la celda pasa por u segudor de tesó, luego se mplemeta la cofguracó sumador versor dode la tesó es la señal de Correte de la celda y la tesó es u vel de offset de.5 V que se le suma a la señal. Para este caso se utlzo el OPA 43PJ, este I.C posee u bajo vel de offset (750uV mámo), u voltaje de rudo muy pequeño deal 5 V/ Hz a khz, posee u producto de gaaca por acho de 4Mhz, el cual cumple co el rago de frecuecas trabajadas. Se almeta co ua fuete dual de +/-5 V D.C, e dode el p 4 se almeta co +5V D.C y el p -5V D.C... CIRCUITO AMPLIFICADOR La señal de voltaje de salda de la celda es de +/- 30mV, sedo ecesaro amplfcar esta señal co ua gaaca de 0 v/v y sumarle u vel de voltaje cotuo de.5v para que el ADC muestree la señal de voltaje e el rago de 0 a 3V. El voltaje de salda del crcuto amplfcador va de 0.9V hasta.v cumpledo co el requermeto del ADC. El crcuto equvalete es el sguete. Fgura crcuto amplfcador Volcelda.5 V k 0k 0k + Vsalda 0k 34

35 .3 REGISTRO DE DESPLAZAMIENTO 74LS64. Para la comucacó del DSP co la patalla se hzo ecesara la mplemetacó de u regstro de desplazameto de etrada sere y salda paralelo, debdo a la lmtacó e úmero de pes de propósto geeral del DSP. Fgura 3 Regstro de desplazameto Como se lustra e la fgura 9 los pes Q0 a Q7 so los pes que va coectados al la patalla LCD, e la fgura 3 se muestra el esquema e dode el p 8 CP la etrada del reloj y la etrada de datos serales los pes (Dsa) y (Dsb) va coectadas al SPI del DSP, pes SCLK y MOSI respectvamete, tal como aparece e la tabla. 35

36 .4 MEDIDOR DE IMPEDANCIA ELECTROQUIMICA (MIE) El Meddor de Impedaca Electroquímca (MIE)* es u equpo que permte el desarrollo de pruebas para ua celda Electroquímca usado u barrdo e frecuecas co señales seodales de AC para determar sus parámetros característcos. Este prototpo etrega dos señales seodales correspodetes a la tesó y correte aplcada a la celda, cuyos valores estará e el rago de 30mVpp para el voltaje y.5vpp para la señal correspodete a la correte, estas señales tedrá u barrdo e frecueca desde 39mHz hasta 63kHz, co ocho frecuecas por década; para su operacó se ecestara u pulso de co ( ENTER ) y otro ( SEGUIR ) que se ecargara de hacer el cambo de frecuecas, adcoalmete se tomara dos señales proveetes del PIC tero a este proyecto que permtrá coocer la amplfcacó a la cual fue sometda la correte para ser etregada como señal de voltaje, cuyos valores dados por los realzadores de dcho proyecto so: Tabla 4 Combacoes de Gaaca PIC p PIC p #6 RESISTENCIA GANANCIA GANANCIA #40 RESISTENCIA EQUIVALENTE (V/V) TOTAL GANANCIA DE SHUNT (Ω) // // Estos valores de GANANCIA TOTAL permte calcular el valor de la correte a partr de la señal de voltaje que la esta caracterzado, smplemete dvdedo el valor del voltaje por la gaaca total. 36

37 El crcuto equvalete de ua celda electroquímca es: Fgura 4 Crcuto Equvalete de la celda Electroquímca. Re Ce Rs Rp CD We Fuete: SILVERMAN, D.C. Prmer o the AC mpedace Techque. Dode, Rs: Represeta el efecto resstvo de la solucó. Rp: Represeta la ressteca de polarzacó. C D : Represeta el efecto capactvo de la terfase de uó probeta solucó. Ecuacó de Impedaca de la celda de Radles: Z = R + + R ( ωr C) P ( ωr C) P + j Z jz" = ( RPC) + ω P S + Ecuacó Para este proyecto se trabajo co el Meddor de mpedaca Electroquímca e modo esclavo sedo el DSP el maestro. Los pes utlzados para tal propósto se muestra e la sguete fgura. *Mayores detalles e la tess de pregrado MEDIDOR DE IMPEDANCIA ELECTROQUIMICA, realzado JORGE HUMBERTO RODRÍGUEZ PACHECO y SERGIO ANDRÉS RUIZ GÓMEZ. 37

38 Fgura 5 Acople del MIE y el DSP56F80 MIE DSP56F80 ENTER TIERRA SEGUIR RESIST.SHUNT GANANCIA DE CORRIENTE SALIDAS P 8 TXDO P 9 Vss P RXD0 P EXTAL P XTAL Los pes EXTAL y XTAL del DSP 5680, calmete era los pes para el osclador de relajacó del DSP, debdo a la falta de pes de propósto geeral (GPIO), se quto el osclador y se habltaro como GPIOs para cotrolar la gaaca de correte de la celda y la ressteca de shut. *Mayores detalles e la tess de pregrado MEDIDOR DE IMPEDANCIA ELECTROQUIMICA, realzado JORGE HUMBERTO RODRÍGUEZ PACHECO y SERGIO ANDRÉS RUIZ GÓMEZ. 38

39 3. SOFTWARE. La totaldad del software para el maejo del DSP se realzo e leguaje de alto vel C, bajo la plataforma de programacó CodeWarror Developmet Studo for Motorola DSP56800/E Hybrd Cotrollers, verso 6.0, que faclta la programacó, ayudado al usuaro co la asgacó de memora, su dreccoameto, terrupcoes, regstros, vectores, y demás coceptos estrctamete téccos de su arqutectura El programa geeral se dvde e tres grades bloques de trabajo: la calzacó y maejo de la patalla, el muestreo de las señales proveetes del MIE y el procesameto matemátco de las señales adqurdas para ecotrar los parámetros de la celda electroquímca; e la fgura 5 se muestra el dagrama de bloques del proyecto, co toda las comucacoes que ecesta el DSP para el correcto fucoameto del msmo; o se preseta el programa e geeral, solo se epodrá los crteros, para detalles específcos del programa ver Aeo D. 39

40 Fgura 6. Dagrama de bloques del proyecto. PC PANTALLA GRÁFICA PROGRAMACIÓN Y COMUNICACIÓN PUERTO JTAG DSP56F80 INICIALIZACÓN Y MANEJO DE PANTALLA MIE MUESTREO DE LAS SEÑALES DE VOLTAJE Y CORRIENTE GANANCIA DE SEÑAL DE CORRIENTE PROCESAMIENTO MATEMATICO CONTROL SOBRE EL CAMBIO DE FRECUENCIA ALIMENTACIÓN FUENTE 3. Cofguracó del DSP: Ates de la operacó del DSP para cualquer trabajo, se tee que preparar o cofgurar: la frecueca tera del BUS (PLL tero), pes de propósto geeral y otros perfércos que se tega que utlzar como lo so la terfase seral de perfércos (SPI) y el coversor aálogo-dgtal ADC. 3.. Frecueca Itera del DSP La prcpal dea del DSP es adqurr mayor velocdad de operacoes, y co este DSP se ha logrado, pero e el mometo de teractuar co otros perfércos mas letos e operacó y comucacó, como el regstro de desplazameto 74LS64, utlzado e este proyecto, se tee que dsmur su velocdad de operacó al msmo vel de su perférco, esto se logro por 40

41 software, graduado la frecueca tera del bus del DSP, co cálculos muy secllos. Este proyecto utlza dos cofguracoes o valores de frecueca para el bus del DSP, ua prmera de 4MHz que opera lo relacoado co la comucacó que se hace co la patalla gráfca (regstro de desplazameto y SPI) y la seguda frecueca que se cofgura es de 40MHz (la máma posble), utlzada para las operacoes matemátcas, el tratameto de señales y el muestreo por medo del ADC. Para hacer esta cofguracó báscamete se maeja tres regstros del PLL, estos so: - Regstro de cotrol del PLL (PLLCR). - Regstro de Dvsó-Por del PLL (PLLDB). - Regstro de Estado del PLL (PLLSR) Regstro de cotrol del PLL (PLLCR): Co este regstro se puede teer cotrol geeral sobre la cofguracó del PLL, desde la habltacó de preescalador o postescalador hasta terrupcoes, ver fgura 6. Fgura 7. Regstro de cotrol del PLL, PLLCR. Bts Read PLLIE PLLIE0 LOCIE LCKONCHPMPTRI PLLPD PRECS ZSRC[:0] Wrte Reset Tabla 6 Cofguracó del Regstro ZSRC ZSRC[:0] Fuete de reloj. 0 Salda de Preescalador. 4

42 0 Salda de Postescalador. 00, Reservado. Seleccó de reloj preescalador PRECS Aplcado úcamete a DSP56F80 0 Osclador de relajacó tero. Osclador de crstal etero. Tabla 7 Cofguracó del regstro PLLPD PLLPD Habltacó de PLL 0 Habltacó de PLL Deshabltacó de PLL Tabla 8 Cofguracó el regstro LCKON LCKON Detector de cerre 0 Detector de cerre deshabltado. Detector de cerre habltado Regstro de Dvsó-Por del PLL, PLLDB: Co el regstro Dvsó-por (ver fgura 8.) se tee la posbldad de hacer dvsó del postescalador y del preescalador, además de cofgurar u valor de frecueca que se eceste. Fgura 8. Regstro de Dvsó-Por, PLLDB. Bts Read 0 LORTP[3:0] PLLCOD[:0] PLLCID[:0] PLLDB[6:0] Wrte Reset

43 Tabla 9 Cofguracó del regstro PLLDB PLLDB PLL Dvddo-por Fout = Frecueca de salda de PLL. FREF( +) f out =, dode 0-7 Frecuecareferca(8MHz) FREF = PLLCID[: 0] +=Valor de escala. = Valor de PLLDB[6:0], [0-7] Tabla 0 Cofguracó del regstro PLLCID PLLCID Salda de reloj de PLL dvddo-por(preescalador) 00 Dvddo por 0 Dvddo por 0 Dvddo por 4 Dvddo por 8 Tabla Cofguracó del regstro PLLCOD PLLCOD Salda de reloj de PLL dvddo-por(postescalador) 00 Dvddo por 0 Dvddo por 0 Dvddo por 4 Dvddo por Regstro de Estado del PLL, PLLSR: El regstro de Estado del PLL (ver fgura 9), seleccoa la fuete de reloj de salda, el estado de preescalador. 43

44 Fgura 9. Regstro de Estado del PLL, PLLSR. Bts Read LOLI LOLI0 LOCI LCK LCK0 PLLPDN PRECS ZSRC[:0] Wrte Reset Tabla Cofguracó del regstro PRECS PRECS Estado de seleccó de preescalador(56f80) 0 Reloj de osclador de relajacó tero. Reloj de osclador de crstal etero. Tabla 3 Cofguracó del regstro LCK0 LCK0 Perdda de cerre 0 0 PLL esta aberto(e curso) PLL esta cerrado(e curso) Después de coocer lo ecesaro de los regstros para la cofguracó de la frecueca del PLL tero del DSP, se procede a operarlo e leguaje C de la sguete maera: clrregbt(pllcr, PRECS); whle(getregbt(pllsr, PRECS)) setregbt(pllcr, PLLPD); setreg(plldb, ); setregbt(pllcr, LCKON); clrregbt(pllcr, PLLPD); whle (!getregbt(pllsr, LCK0)) setregbtgroup(pllcr, ZSRC, ); 44

45 El prmer paso es seleccoar el Osclador de relajacó tero, poedo e cero el bt PRECS del Regstro PLLCR, luego se espera a que el reloj se establezca leyedo el bt PRECS del Regstro PLLSR hasta que se poga e cero, se deshablta el PLL llevado a uo el bt PLLPD del regstro PLLCR, ahora se tee que troducr el valor() que se ecargara de cofgurar la frecueca de reloj tera del DSP, e el regstro PLLDB se coloca el valor ecesaro, segú la formula que a cotuacó se preseta: frecuecat era 8MHz * ( + ) = 4 Dode los 8MHz se tee del osclador de relajacó tero, y el valor de es el colocado e el regstro PLLDB, co el valor de =9, se cofgura la frecueca de 40MHz y co =6 la de 4MHz, después de cofgurar el valor de dvsó para el PLL, se deshablta el lazo detector seteado el bt LCKON del regstro PLLCR, se hablta de uevo el PLL poedo e cero el bt PLLPD del regstro PLLCR, se espera a que el PLL se cerre, que es hasta que se poga e alto el bt LCK0 del regstro PLLSR y falmete se seleccoa la salda de frecueca por post-escalador, llevado a valor dos la mascara ZSRC del regstro PLLSR. 3.. PINES DE PROPOSITO GENERAL El DSP utlzado para el proyecto, o posee puertos de pes de propósto geeral, todos sus pes tee su destacó de trabajo; pero el DSP ofrece la posbldad de cofgurar certos pes dedcados, a algú perférco, para que sea utlzados como pes de propósto geeral (GPIO), ver cuadro, Codewarror hace la lsta de regstros co los ombres y poscoes tal cual aparece e la lteratura que Motorola hace de sus DSP, por eso se hace fácl 45

46 la cofguracó de regstros por sus ombres y o por su dreccó de regstro drectamete. Para la cofguracó de los pes como propósto geeral se debe teer completo coocmeto de los sguetes regstros: - Regstro para habltacó de pull-up, GPIO_X_PUR. - Regstro para dato (valor de salda), GPIO_X_DR. - Regstro para dreccó de p (etrada/salda), GPIO_X_DDR. - Regstro para habltacó de perférco, GPIO_X_PER Regstro para habltacó de pull-up, GPIO_X_PUR Este regstro permte habltar e el p de salda la ressteca de pull-up. Fgura 0 Regstro para habltacó de pull-up Bts Read PU[7:0] Wrte Reset Para los pes de salda que eceste ressteca de pull-up, el valor de su correspodete bt e el regstro PUR debe r a uo. Para el GPIO_A, el bt 0, del regstro PUR, correspode al p de etrada TDO del temporzador; el bt 0 e el GPIO_B, correspode al p TXDO y así sucesvamete (ver Tabla ) Regstro para dato (valor de salda), GPIO_X_DR. El valor que se coloque e este regstro, es el valor lógco que se va a presetar a la salda del p correspodete, por ejemplo, u uo lógco e el 46

47 bt 0, para el GPIO_B, tedría como resultado ua salda alta (3.3v) e el p correspodete al GPIOB0 (ver Tabla) Fgura Regstro para dato Bts Read D[7:0] Wrte Reset Regstro para dreccó de p (etrada/salda), GPIO_X_DDR. Este regstro cofgura la dreccó para cual se ecesta el p; u uo lógco cofgura el p como salda, u cero lógco para etrada. Fgura Regstro para dreccó de p (etrada/salda) Bts Read DD[7:0] Wrte Reset Regstro para habltacó de perférco, GPIO_X_PER. E éste regstro se cofgura al p para que realce el trabajo como p de propósto geeral, o be, para que trabaje como el p dedcado por defecto; u 0 lógco, cofgura al p para trabaje como GPIO, u uo para que sga como p dedcado. Fgura 3 Regstro para habltacó de perférco Bts Read DD[7:0] Wrte Reset

48 Después de coocdos los regstros ecesaros para la cofguracó y operacó de los pes de propósto geeral (GPIO), para el DSP56F80, se preseta a cotuacó el programa e leguaje C, que se ecarga de la cofguracó ecesara para el proyecto, Ver tabla. setreg(gpio_a_pur,007); setreg(gpio_b_pur,00c); setreg(gpio_a_ddr,007); setreg(gpio_b_ddr,00c); setreg(gpio_a_per,000); setreg(gpio_b_per,030); setregbt(gpio_b_dr,d0); setregbt(gpio_b_dr,d); De los pes dedcados presetados e la tabla se utlza e su fucó destada úcamete los pes MOSI y SCLK. Para los demás pes que ha sdo cofgurados como GPIO, úcamete se ecesta cambar el valor e su bt correspodete e el regstro DR, para cambar la salda al estado que el programa lo requera INTERFASE SERIAL DE PERIFERICOS (SPI) El SPI se coecta al regstro de desplazameto sere-paralelo 74LS64 (ver fgura 3), para lo cual se hcero ajustes de frecueca e su scrozacó (ver frecueca tera del DSP seccó 3..), posee tres regstros ecargados de cofgurarlo, habltarlo y cotrolarlo, estos so: - Regstro de estado y cotrol del SPI, SPSCR. - Regstro de tamaño de trasmsó del SPI, SPDSR. - Regstro para trasmsó de dato del SPI, SPDTR. 48

49 Fgura 4. Dagrama de bloques, comucacó de datos a la patalla gráfca. DSP56F80 74LS64 PANTALLA GRAFICA SPI PINES: -Señal de reloj, SCLK -Datos, MOSI. DATO SERIE Regstro de desplazameto. Etrada sere/ Salda paralela a 8 bts ( byte) DATO PARALELO COMUNICACIÓN PARALELA DE DATOS (8 BITS) Regstro de estado y cotrol del SPI, SPSCR. Co el regstro de estado y cotrol del SPI, SPSCR, prcpalmete se puede seleccoar la rata de Baudos de trasmsó y leer baderas de estado. Fgura 5 Regstro de estado y cotrol del SPI Bts Read SPRF OVRF MODFSPTE DSO EERIE MODFENSPR SPR0 SPRIESPMSTR CPOL CPHA SPE SPTIE Wrte Reset Tabla 4 Cofguracó del regstro SPE SPE Habltacó de SPI 0 Deshabltar modulo SPI Habltar modulo SPI. 49

50 Tabla 5 Cofguracó del regstro SPMSTR SPMSTR SPI como maestro/esclavo 0 Seleccó e modo de operacó esclavo Seleccó e modo de operacó maestro. Tabla 6 Seleccó de rata de Baudos de trasmsó Seleccó de rata de Baudos de trasmsó SPR SPR0 BD Rata de Baudos=(clk / BD), dode clk = Reloj tero del bus del DSP. BD = Dvsor de rata de Baudos Regstro de tamaño de trasmsó del SPI, SPDSR. Co este regstro se cofgura el tamaño del dato que se vaya a trasmtr. Fgura 6 Regstro de tamaño de trasmsó SPDSR Bts Read DS3 DS DS DS0 Wrte Reset Tabla 7 Regstros DS3-DS0 DS3-DS0 Tamaño del dato a trasmtr 0000 No permtdo 000 Bts 50

51 000 3 Bts 00 4 Bts Bts 00 6 Bts 00 7 Bts 0 8 Bts Bts 00 0 Bts 00 Bts 0 Bts 00 3 Bts 0 4 Bts 0 5 Bts 6 Bts Regstro para trasmsó de dato del SPI, SPDTR. E este regstro se coloca el valor que se vaya a dar como salda de dato sere, ua vez escrto el valor e el regstro, éste es trasmtdo medatamete. Fgura 7 Regstro para trasmsó de dato del SPDTR Bts Read Wrte T5 T4 T3 T T T0 T9 T8 T7 T6 T5 T4 T3 T T T0 Reset Co el regstro SPSCR se hablta el perférco, se cotrola los Baudos de trasmsó (a lo más leto posble del DSP) por la lettud del regstro, a 3 5

52 baudos, y se cofgura el SPI úcamete a modo maestro. Co el regstro SPSCR se cotrola el tamaño de datos a evar, sedo éste valor de 6 bts, auque solo se este utlzado la trasmsó del byte meos sgfcatvo del regstro, smplemete se seleccoo 6 para colaborar co el retardo de trasmsó que se requere para scrozar co el regstro de desplazameto. Evar u dato por el SPI es muy fácl, pues como éste posee su propa señal de reloj, se scroza muy be, úcamete se procede a escrbr el valor a evar e el regstro de trasmsó del SPI, SPDTR, ua vez termado de escrbrlo e el regstro es evado a salda, e este caso al regstro de desplazameto. E el leguaje C, se cofgura de la sguete forma: setreg(spscr,0xd8); / / 3 baudos de trasmsó, modo maestro setreg(spdsr,00f); / / trasmsó de 6 bts. setregbt(spscr,spe); / / habltacó del perférco. Por ejemplo para evar el valor de 65 al puerto sere, smplemete escrbmos el valor e el regstro SPDTR: setreg(spdtr,65); / / trasmsó medata de 65, seral CONVERSION ANALOGO DIGITAL La cofguracó máma para muestreo del ADC es de 588,35KHz, co u t=,7µs; la cofguracó máma que se realzo e este proyecto fue de 500 khz, co u t=µs, porque al calcular la regresó seodal para la frecueca mas alta de muestreo, que es 6.kHz, se ecesta apromar a 8 muestras por perodo, es decr muestrear lo mas apromado a 6008=497.6kHz, éste valor fue de 500kHz; la velocdad de coversó del ADC o fue cambada e todo el programa, para tomar muestras de frecuecas meores, se trodujero retardos etre muestras y así aumetar el t, dsmuyedo la frecueca de muestreo(ver fgura 8) 5

53 Fgura 8 Dagrama de flujo para muestreo de las señales de etrada. INICIO Cofguracó del ADC. for =; =8; ++ Ico de coversó Espera falzacó de coversó Caal ANA0=Guarda e valor[] Caal ANA4=Guarda e valor[] Retardo FIN DE MUESTREO Para la cofguracó, utlzacó y aplcacó del ADC se trabajo co los sguetes regstros: 53

54 - Regstro de Cotrol de ADC, ADCR. - Regstro de Cotrol de ADC, ADCR. - Regstro para habltacó de muestras de ADC, ADSDIS. - Regstro de Estado de ADC, ADSTAT. - Regstros de Resultado de ADC, ADRSLT0 Y ADRSLT Regstro de Cotrol de ADC, ADCR. E este regstro se puede cofgurar el modo de muestreo, la cofguracó de caales y el co de coversó. Fgura 9 Regstro de Cotrol de ADC, ADCR Bts Read STOP SYNC EOSIE ZCIE LLMTIE HLMTIE CHNCFG[3:0] Wrte START Reset SMODE[:0] Tabla 8 Cofguracó del regstro SMODE SMODE Modo de muestreo 000 Ua vez secuecal 00 Ua vez smultaea 00 Lazo secuecal 0 Lazo smultaeo. 00 Secuecal por dsparo. 0 Smultaeo por dsparo. 0 Reservado. 54

55 Reservado. Tabla 9 Cofguracó de Caales Etrada smple. (Referecado a terra) Bt 4 = 0 Bt 5 = 0 Bt 6 = 0 Bt 7 = 0 CHNCFG Cofguracó de caales Muestreo de caales smple. AN0 AN AN AN3 AN4 AN5 AN6 AN7 Tabla 0 Cofguracó del Regstro START START Ico de coversó 0 Ngua accó. Ico de coversó. Etrada Dferecal. Muestreo de caales dferecal Bt 4 = AN0 es +, AN es - Bt 5 = AN es +, AN3 es - Bt 6 = AN4 es +, AN5 es - Bt 7 = AN6 es +, AN7 es Regstro de Cotrol de ADC, ADCR. Co este regstro se cofgura la frecueca de coversó del ADC. Fgura 30 Regstro de Cotrol de ADC, ADCR Bts Read DIV[3:0] Wrte Reset Tabla Seleccó de dvsor de reloj DIV 0-5 Seleccó de dvsor de reloj N= Dv+ F ADC =(F IPR )/N. dode: N=Valor de seleccó de dvsó de reloj. 55

56 F ADC =Frecueca de coversó de ADC. F IPR =Frecueca de reloj del bus perférco de ADC Regstro para habltacó de muestras de ADC, ADSDIS. Este regstro permte habltar las muestras de caales que se requera para el proceso de muestreo, por ejemplo, e este proyecto el proceso de muestreo úcamete abarca las muestras para los caales AN0 y AN4, etoces se hablta las muestras solo de esos dos caales. Se hablta co u cero lógco e su respectvo bt de regstro; AN0 co bt 0, AN co bt, AN co bt y así sucesvamete. Fgura 3 Regstro para habltacó de muestras de ADC, ADSDIS Bts Read TEST[:0] DS7 DS6 DS5 DS4 DS3 DS DS DS0 Wrte Reset Regstro de Estado de ADC, ADSTAT. De este regstro de baderas báscamete se ha de trabajar co el bt CIP, que da señal sobre la termacó de u muestreo, ecesaro para guardar los valores y realzar u uevo muestreo. Este bt CIP es el ecargado de tomar los cclos de muestreo del o los caales que se esté usado. Fgura 3 Regstro de Estado de ADC, ADSTAT Bts Read CIP ZCI LLMTIHLMTIRDY7RDY6RDY5RDY4RDY3 RDY RDY RDY0 EOSI Wrte Reset Tabla Cofguracó del Regstro CIP 56

57 CIP Coversó e progreso 0 Desocupado. Cclo de muestreo e progreso Regstros de Resultado de ADC, ADRSLT0 Y ADRSLT4. Estos regstros, que e total so 8, uo por cada caal del ADC, permte leer el valor de coversó logrado por el ADC, es decr la muestra del caal, ésta muestra es de bts, desplazados los tres meos sgfcatvos se tedría u orde de coversó e decmal de hasta 3760 veles de coversó. Fgura 33 Regstros de Resultado de ADC, ADRSLT0 Y ADRSLT4 Bts Read SEXT RSLT[:0] Wrte Reset El resultado se almacea e los bts 4-3, sedo el bt SEXT, el sgo del valor, utlzado cuado se resta u offset de la señal de etrada. El caal AN0 guarda e regstro ADRST0, el caal AN e regstro ADRST y así sucesvamete. Co el regstro de cotrol, ADCR, se cofguro para que realce u muestreo e modo smultaeo y co referecado a terra, o modo smple como se cooce, el modo smultaeo se seleccoo Trggered, o espera por dsparo, por permtr la realzacó de u uevo sca dado pulso al bt star del regstro de cotrol ADCR, y al termar la coversó actva la badera CIP del regstro de estado del ADC, ADSTAT. 57

58 E leguaje C, la forma e que se cofguró fue: setreg(adca_adcr,5); setreg(adca_adcr,0); setreg(adca_adsdis,0cc); Y la forma de realzar el muestreo: setregbt(adca_adcr,start); whle(getregbt(adca_adstat,cip)) adc_volt[]=getreg(adca_adrslt0); adc_crte[]=getreg(adca_adrslt4); RETARDO_ADC(RETAR_MUES[j]); Dode RETAR_MUES[ ], es u vector de retardos calculados para cubrr e tempo, co 8 muestras, u perodo completo de la señal a muestrar, y la varable j, maeja el valor de frecueca e el cual se va; para mayores detalles(valores) ver Aeo D, el programa geeral. Como se observa, car ua adquscó de datos es be secllo, pues ua vez cofgurada la forma e que se vaya a realzar el sca se da señal a star y por la badera de coversó CIP, del regstro ADSTAT, se coocerá cuado se haya termado la coversó, quedado lsto para leer del respectvo regstro de resultado para cada caal, cotua co u uevo pulso de star hasta completar las ocho muestras que se ecesta de la señal(ver dagrama de flujo para muestreo de las señales de etrada, fgura 8) 3. INICIALIZACION Y MANEJO DE LA PANTALLA. 3.. INICIALIZACIÓN 58

59 El maejo y programacó de esta patalla se debe eteder como partcular y solo aplcable a esta refereca de patalla. Se realzaro ua sere de subrutas o fucoes que hcero fácl esa programacó y maejo. Para la patalla de crstal líqudo se debe dferecar etre u byte de formacó como datos y u byte de formacó como comado, la programacó cosste e ua lsta de comados que va sedo utlzados segú la ecesdad que se tega, segudo de todo comado va u dato. Co ayuda de la formacó ofrecda por el fabrcate se seleccoaro las sguetes característcas prcpales: Geerador de caracteres tero. 8 líeas por carácter. Pael smple Tamaño vertcal del carácter: 8 píeles. Tamaño horzotal del carácter: 8 píeles. 8 líeas de dsplay. Acho de la patalla vrtual: 3 dreccoes. Bloque e memora de teto: a 00FFF. (4096 Espacos.) Bloque e memora de grafco: 0000 a 0FFF. (4096 Espacos.) La patalla de crstal líqudo tee dos patallas, ua de teto y otra grafca, lógcamete ambas sobre la msma LCD, úcamete que so traslapadas, para dar su forma fal de presetacó. La dstrbucó de cada ua de ellas se puede aprecar e las fguras 34 y 35; esta dstrbucó abarco la totaldad de la patalla tato e teto como e grafco. Para la patalla de teto el geerador de códgo ASCII preseta los caracteres segú la fgura