COMPUTADORES MULTINUCLEO. Stallings W. Computer Organization and Architecture 8ed

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1 COMPUTADORES MULTINUCLEO Stallings W. Computer Organization and Architecture 8ed

2 Computador multinucleo Un computador multinúcleocombina dos o mas procesadores (llamados núcleos) en una única pieza de silicio. Típicamente cada núcleo consiste de todos los Típicamente cada núcleo consiste de todos los componentes de un procesador independiente e incluye memoria cache de nivel 1, nivel 2 y, en algunos casos, nivel 3

3 ASPECTOS DE RENDIMIENTO DEL HARDWARE Los sistemas de microprocesadores han experimentado un crecimiento permanente y exponencial en rendimiento por décadas, en parte gracias a: Mejoras en su organización Incremento de su frecuencia de reloj. Incremento del nivel de integración

4 ASPECTOS DE RENDIMIENTO DEL HARDWARE Incremento del nivel de integración.

5 ASPECTOS DE RENDIMIENTO DEL HARDWARE Rendimiento de los procesadores de Intel.

6 LIMITACIONES DE LAS ARQUITECTURAS TRADICIONALES Limitaciones de la tecnología subyacente Frecuencia de operación. Limitaciones en la escala de integración. Consumo de energía. Retardo RC: a altos niveles de integración, la resistencia de los cables se incrementa, así como la capacitancia entre cables cada vez mas próximos. Latencia de memoria. Agotamiento de la arquitectura secuencial Necesidad de mayor capacidad de procesamiento.

7 Incremento en paralelismo Los cambios organizacionales en el diseño del procesador se han enfocado principalmente en incrementar el paralelismo a nivel de instrucciones. Estos cambios incluyen: Segmentación Superescalarabilidad. Multithreadingsimultáneo (SMT) bancos de registros se replican para que múltiples hilos puedan compartir los recursos de la segmentación

8 Superescalarabilidad Se utilizan múltiples cauces para la ejecución paralela de instrucciones, en la medida que lo permitan los riesgos de control y dependencia de datos

9 Multithreadingsimultáneo (SMT) Los bancos de registros se replican para que múltiples hilos puedan compartir los recursos de la segmentación

10 Multinucleo Combinación de dos o mas procesadores en una única pieza de silicio

11 Incremento en paralelismo El incremento de rendimiento ha conducido a un incremento de la complejidad del sistema. Una parte creciente del chip se dedica a la lógica de coordinación y señalización. A su vez, esto incrementa la complejidad del diseño, fabricación y depuración de los chips. La energía que un chip requiere ha pasado a ser un factor crítico.

12 Consumo de energía Para mantener la tendencia de mayor rendimiento a medida que se incrementa el número de transistores y las frecuencias de reloj, los requerimientos de energía han crecido exponencialmente.

13 Consumo de energía Una forma de controlar la densidad de energía es utilizar más área del chip para memoria cache, pues esta consume menos energía que el área de lógica.

14 Consumo de energía Regla de Pollack: El incremento de rendimiento es aproximadamente proporcional a la raíz cuadrada del incremento en complejidad. Es decir, si se duplica la lógica en un procesador, esto permitirá un incremento del rendimiento de solo el 40%. En principio, el uso de múltiples núcleos tiene el potencial de proporcionar un incremento del rendimiento casi lineal con el incremento del número de núcleos. Los problemas de energía proporcionan otro motivo para optar por organizaciones multinúcleo.

15 ASPECTOS DE RENDIMIENTO DEL SOFTWARE Software en multinúcleo Los beneficios potenciales de rendimiento de una organización multinúcleodepende de la habilidad de explotar efectivamente los recursos paralelos disponibles para la aplicación. Ley de Amdahl: f: fracción de código paralelizable

16 ASPECTOS DE RENDIMIENTO DEL SOFTWARE Esta ley parece hacer atractiva la organización multinúcleo. Sin embargo, aun una pequeña porción de código secuencial, tiene un impacto significativo

17 ASPECTOS DE RENDIMIENTO DEL SOFTWARE Las aplicaciones que más se benefician de la organización multinúcleoson aquellas que pueden manejar múltiples transacciones relativamente independientes en paralelo y las que manejan multiples hilos: Aplicaciones multihilo nativas. Aplicaciones multiproceso. Aplicaciones Java. Aplicaciones de múltiples instancias

18 ORGANIZACIÓN MULTINUCLEO A un alto nivel de descripción, las variables principales de una organización multinúcleo son: El número de núcleos de procesador en el chip El número de niveles de memoria cache. La cantidad de memoria cache que es compartida.

19 ORGANIZACIÓN MULTINUCLEO Ejemplos de organización multinúcleo: Utilizada en chips embebidos. Utiliza una memoria cache de nivel 1 on-chip dedicada. Ejemplo: ARM11 MPCore

20 ORGANIZACIÓN MULTINUCLEO Ejemplos de organización multinúcleo: Cache on-chip no compartida. Incluye memoria cache dedicada de nivel 2. Ejemplo: AMD Opteron

21 ORGANIZACIÓN MULTINUCLEO Ejemplos de organización multinúcleo: Utiliza memoria cache L2 compartida on-chip. Ejemplo: Intel Core Duo

22 ORGANIZACIÓN MULTINUCLEO Ejemplos de organización multinúcleo: Se incrementa la cantidad de memoria cache disponible. Incluye cache L1 y L2 dedicado y cache L3 compartida. Ejemplo: Intel Core i7.

23 ORGANIZACIÓN MULTINUCLEO El uso de una memoria cache L2 compartida en el chip tiene varias ventajas frente a la dependencia exclusiva de caches dedicadas: Se puede mejorar la tasa de aciertos. Los datos compartidos por múltiples núcleos no se replican en el nivel de memoria cache compartida. Con algoritmos de reemplazo adecuados, la cantidad de cache compartida asignada a cada núcleo es dinámica y los hilos con menor localidad pueden emplear mas cache.

24 ORGANIZACIÓN MULTINUCLEO La comunicación interprocesadoreses fácil de implementar mediante posiciones de memoria compartidas. El uso de memoria cache L2 compartida confina los problemas de coherencia cache a la cache L1, lo que puede proporcionar algunas ventajas adicionales de rendimiento. Una ventaja potencial de solo tener memoria cache L2 dedicada en los chips es que cada núcleo obtiene acceso más rápido a su cache L2 privada. Esto es ventajoso para hilos con localidad fuerte.

25 ORGANIZACIÓN MULTINUCLEO Otra decisión de diseño organizacional en un sistema multinúcleoes si los núcleos individuales serán superescalares o implementarán SMT. Por ejemplo, el Intel CoreDuoutiliza núcleos superescalares, mientras que el Intel Corei7 utiliza núcleos SMT. SMT tiene el efecto de escalar el número de hilos de nivel hardware que el sistema multinúcleo soporta.

26 ORGANIZACIÓN MULTINUCLEO Por tanto, un sistema multinúcleocon cuatro núcleos y SMT que soporta cuatro hilos simultáneos en cada núcleo es equivalente a un sistema multinúcleo con 16 núcleos. En tanto que el software se desarrolla para explotar plenamente los recursos paralelos, un enfoque SMT parece ser más atractivo que un enfoque superescalar.

27 ORGANIZACIÓN MULTINUCLEO INTEL Intel CoreDuo Se introdujo el Implementa dos Implementa dos procesadores x86 superescalarescon una memoria cache L2 compartida.

28 ORGANIZACIÓN MULTINUCLEO INTEL Intel CoreDuo Cada núcleo tiene su propia cache dedicada L1 (32KB para datos y 32KB para instrucciones). Cada núcleo tiene una Unidad de Control Térmico independiente para maximizar el rendimiento del procesador dentro de las restricciones térmicas. Si la temperatura de un núcleo excede un umbral, la UCT reduce la frecuencia de reloj para reducir la generación de calor de dicho núcleo.

29 ORGANIZACIÓN MULTINUCLEO INTEL Intel CoreDuo El Advanced Programmable Interrupt Controller(APIC) realiza las siguientes funciones: Proporciona interrupciones interprocesador, lo que permite que cualquier proceso interrumpa cualquier procesador o conjunto de procesadores. Acepta interrupciones de E/S y enrutaestas al núcleo apropiado. Cada APIC incluye un timer, que puede ser fijado por el SO para generar una interrupción en el núcleo local.

30 ORGANIZACIÓN MULTINUCLEO INTEL Intel CoreDuo El PowerManagement Logices responsable de reducir el consumo de energía, cuando sea posible, para incrementar el tiempo de vida de las batería en equipos móviles. Incluye una memoria cache L2 compartida de 2MB (MESI) con mejoras para SMP

31 ORGANIZACIÓN MULTINUCLEO INTEL Intel Corei7 Se introdujo el Implementa cuatro procesadores x86 SMT, cada uno con una cache L2 dedicada y una cache L3 compartida.

32 ORGANIZACIÓN MULTINUCLEO INTEL Intel Corei7 Utiliza un mecanismo de pre extracción para mejorar la efectividad de la memoria cache. El hardware examina los patrones de acceso a memoria e intenta llenar la cache de manera especulativa con datos que probablemente sean requeridos pronto

33 ORGANIZACIÓN MULTINUCLEO INTEL Intel Corei7 Cada núcleo tiene su propia cache L2 dedicada y los cuatro núcleos comparten una cache L3 de 8MB con pre extracción basada en el análisis de patrones de acceso El controlador DDR3 soporta tres canales de 8 bytes de ancho para un ancho de bus total de 192 bits y una tasa de transferencia agregada de hasta 32GBps Se elimina la necesidad del Front SideBus.

34 ORGANIZACIÓN MULTINUCLEO INTEL Intel Corei7 El Quick PathInterconnect(QPI) es un enlace punto a punto que permite comunicación de alta velocidad entre chips de procesadores interconectados. Opera a 6,4GTps (transferencias por segundo). Con 16 bits por transferencia, alcanza 12.8GBps. Puesto que los enlaces QPI comprenden pares bidireccionales dedicados, el ancho de banda total es de 25.6GBps

35 ORGANIZACIÓN MULTINUCLEO ARM11 MPCore Basado en la familia de procesadores ARM11 Puede configurarse hasta con cuatro procesadores, cada uno con su propia memoria cache L1. La siguiente tabla muestra las opciones de configuración, con sus valores por defecto

36 ORGANIZACIÓN MULTINUCLEO ARM11 MPCore Distributedinterruptcontroller(DIC) maneja la detección de interrupciones y su priorización. Distribuye las interrupciones a los procesadores individuales. Timer cada CPU tiene su propio timerprivado que puede generar interrupciones. Watchdog Alerta en eventos de fallos de software. CPU un procesador ARM11 Interface CPU maneja la confirmación de interrupciones, el enmascaramiento de interrupciones y la confirmación de la finalización de interrupciones. Vector floating-pointunit(vfp) un coprocesador que implementa operaciones de punto flotante en hardware. Cache L1 cada CPU tiene su propia memoria cache dedicad L1 de datos e instrucciones. Snoopcontrol unit(scu) responsable de la coherencia cache entre caches de datos L1.

37 ORGANIZACIÓN MULTINUCLEO ARM11 MPCore

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