MEMORIA CACHÉ. Componentes principales de un ordenador

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1 MEMORIA CACHÉ UPCO ICAI Departamento de Electrónica y Automática 1 Componentes principales de un ordenador Procesador Entrada Control Memoria Datapath Salida Elemento a estudiar UPCO ICAI Departamento de Electrónica y Automática 2

2 Evolución de memoria y CPU Rendimiento Ley de Moore Año D.A. Patterson New directions in Computer Architecture Berkeley, June 1998 CPU RAM µproc 60%/año Procesador-Memoria brecha rendimiento: (crece 50% / año) Memoria 7%/año UPCO ICAI Departamento de Electrónica y Automática 3 Impacto de la relación entre CPU y memoria Ejemplo: CPU: 1Ghz Memoria: 100 Mhz 30 % de las operaciones acceden a memoria CPI ideal: 1 CPI con la memoria: * 9 = 3.7 Un 30 % de instrucciones hace que la CPU se ralentice un 270 % Cada instrucción hay que leerla de memoria!! Mientras la CPU está leyendo una instrucción de memoria, no se puede leer la siguiente. Número medio de ciclos de acceso a memoria en cada instrucción: * 10 = 13 CPI CPI de la CPU con la memoria: *0.3 = 12.7 Cómo solucionar el problema? Memoria más rápida? Qué tipos de memoria hay disponibles? UPCO ICAI Departamento de Electrónica y Automática 4

3 Tipos de memoria Memoria dinámica (DRAM) Dinamic Random Access Memory Alta capacidad de almacenamiento, bajo consumo, barata, lenta Dinámica: el contenido necesita ser refrescado regularmente Cada celda correspondiente a un bit es equivalente a un condensador con 1 transistor. Memoria estática (SRAM) Baja capacidad de almacenamiento, alto consumo, cara, rápida Estática: el contenido permanece inalterable mientras haya alimentación Cada celda correspondiente a un bit es la versión simplificada de un registro de 1 bit. Tamaño equivalente a 6 transistores bit bit Bit de DRAM Selección fila Bit de SRAM Selección fila Transistor FET Celda: condensador bit Equivalente a un registro de 1 bit UPCO ICAI Departamento de Electrónica y Automática 5 Esquema simplificado de una memoria de 4x2bits R/W CS A0 A Descodificación dirección Lectura/escritura dato D1 D0 UPCO ICAI Departamento de Electrónica y Automática 6

4 Memoria y tamaño A igualdad de tecnología, al aumentar la capacidad de la memoria disminuye su velocidad: Los decodificadores son mayores Se intenta solucionar utilizando una disposición en matriz Diferente tamaño para columnas y filas Un decodificador de 20 a 1 Mlineas es mucho más lento que el uso de 2 decodificadores de 10 a 1 Klíneas No obstante, el problema persiste En general: al aumentar la capacidad de un sistema de almacenamiento disminuye la velocidad A10..A19 De co dif ic ad or Fil as A0..A9 Decodificador Columnas UPCO ICAI Departamento de Electrónica y Automática 7 Organización de una memoria DRAM Decodificador Columnas De co dif ic ad or Fil as UPCO ICAI Departamento de Electrónica y Automática 8

5 Ejemplo: 256 Mbit DRAM síncrona (100/133 MHz) Columnas Filas Bancos Decodificador más rápido en columnas que en filas UPCO ICAI Departamento de Electrónica y Automática 9 Soluciones al problema de la memoria DRAM Ejemplo: memoria DRAM de 60 ns Cambiar de fila y columna simultáneamente necesita 110 ns Seleccionar un dato en una columna necesita 15 ns. Cambiar de columna dentro de una misma fila necesita 35 ns Estos tiempos aumentan con el retraso en las señales en el bus de direcciones y de datos El dato tiene que llegar a donde se necesita. Para una memoria de 60 ns la latencia real entre memoria y microprocesador varía entre 180 ns y 250 ns: manejar memorias en paralelo, buses, pines, zócalos de conexión. La diferencia de acceso entre filas y columnas se intenta utilizar para mejorar el tiempo de acceso a la memoria EDO SDRAM, DDR SDRAM RDRAM (RAMBUS) En el fondo son protocolos de bus para adaptarse a los tiempos cambiantes en el acceso a memoria UPCO ICAI Departamento de Electrónica y Automática 10

6 Arquitectura SDRAM y RDRAM Poner el énfasis en el ancho de bus (ancho de banda - pico) Poner el énfasis en la latencia Más ancho de banda: más canales RDRAM UPCO ICAI Departamento de Electrónica y Automática 11 Cronograma SDRAM Ciclos acceso fila columna - dato UPCO ICAI Departamento de Electrónica y Automática 12

7 SDRAM comparada con DDR SDRAM UPCO ICAI Departamento de Electrónica y Automática 13 RDRAM (RAMBUS) Mayor frecuencia, pero más ciclos por cada operación UPCO ICAI Departamento de Electrónica y Automática 14

8 Comparación entre RDRAM y SDRAM RDRAM a 800 MHz no significar que el tiempo de acceso es 1.25ns Utiliza un reloj a 800 MHz para la lógica interna de control de la RDRAM (Sony PlayStation 2) Igual ocurre con las SDRAM Sigue siendo muy lenta frente a la CPU UPCO ICAI Departamento de Electrónica y Automática 15 Más datos para comparar SDRAM DDR SDRAM RDRAM Speeds 66, 100, 133 MHz 200, 266 MHz 600, 800 MHz Peak Bandwidth 528MB/s, 800 MB/s, GB/s 1.6 GB/s, 2.1 GB/s 1.6 GB/s (3.2 GB/s Dual Channel) Voltage 3.3V 2.5V 2.5V Pin Count 168-pin 184-pin 168-pin Bit Length 64-bit 64-bit 16-bit UPCO ICAI Departamento de Electrónica y Automática 16

9 Comparación más realista Tiempo de ejecución Velocidad del procesador (1Gz, 5 GHz, 10 GHz) Procesador superescalar: 8-way superescalar Caché L2: 256 Kb DDR2: nueva versión de DDR SDRAM Fuente: IEEE TRANSACTIONS ON COMPUTERS, VOL. 50, NO. 11. NOVEMBER 2001 UPCO ICAI Departamento de Electrónica y Automática 17 Comparación rendimiento vs potencia consumida Fuente: VIA Technology Forum - September 2000 Con todos estos datos, Cuál es la mejor? La MEMORIA PRINCIPAL sigue siendo un problema UPCO ICAI Departamento de Electrónica y Automática 18

10 Aspecto físico de los módulos Módulo RIMM: Rambus Inline Memory Module Módulo RIMM: 128MB RDRAM 800 MHz Módulo DIMM: Dual In-line Memory Module Módulo DIMM (PC2100): 128MB DDR SDRAM 266 MHz 9 Chips: para ECC Módulo DIMM: 128MB SDRAM 100 MHz UPCO ICAI Departamento de Electrónica y Automática 19 Otros temas relacionados con la memoria Memoria ECC La memoria ECC detecta errores de bits múltiples y corrige errores de bits únicos generalmente. Su tamaño viene regida por la aplicación de la ecuación de la distancia de hamming r 2 = n + r +1 Si se quiere tener capacidad de detectar y corregir al menos un error en un bit, el número de bits a añadir (r) a los n bits originales debe generar suficientes códigos diferentes que contemplen los posibles errores de un solo bit (n+r) más el código original. Otro tema es cómo construir esos códigos: codificación de hamming Ejemplo documentación PowerPC The 750CX s L2 cache is implemented with an on-chip, two-way setassociative tag memory with 2048 tags per way, and an on-chip 256 Kbyte SRAM for data storage. The tags are sectored to support two cache blocks per tag entry (two sectors, 64 bytes). Each sector (32-byte L1 cache block) in the L2 cache has its own valid and modified bits. In addition, the SRAM includes an 8-bit ECC for every double word. UPCO ICAI Departamento de Electrónica y Automática 20

11 Solución al problema: Memoria pequeña y rápida situada entre la memoria principal y la CPU. SRAM Disminuye el tiempo de acceso a los datos: SRAM: 5 ns DRAM: 40 ns Cuando la CPU accede por primera vez a un dato, se busca en la memoria principal. Se copia en la memoria caché Si se necesita nuevamente se va a la caché. 10 accesos Sin caché: 400 ns Con caché: *5 = 85 ns Aumento de rendimiento: 4.7 Memoria Principal Caché CPU UPCO ICAI Departamento de Electrónica y Automática 21 Por qué puede mejorar con una caché? Gracias al Principio de localidad: El rango de direcciones de memoria al que accede un programa es relativamente pequeño para periodos de tiempo cortos. La información de las direcciones más frecuentadas pueden estar en una memoria pequeña y rápida (memoria caché), y el resto de datos en una grande y barata. Lo más referenciado tenerlo más cerca de la CPU En la vida práctica hay muchos ejemplos de cachés: habitación de un estudiante, empresa de logística, etc. Probabilidad de referencia Los accesos se concentran en ciertos rangos de direcciones 0 2^n - 1 Espacio de memoria UPCO ICAI Departamento de Electrónica y Automática 22

12 Cómo se cumple el principio de localidad? Localidad temporal Si se accede a una posición de memoria, frecuentemente se vuelve a acceder a la misma posición de memoria Código: bucles, recursividad, funciones frecuentemente llamadas Datos: datos globales Localidad espacial Si se accede a una posición de memoria, frecuentemente también se accede a posiciones cercanas Código: código secuencial Datos: vectores, matrices UPCO ICAI Departamento de Electrónica y Automática 23 Solución en general: jerarquía de memoria Compromiso entre velocidad de acceso al dato, capacidad de almacenamiento y coste La jerarquía de memoria de un servidor es diferente a la de un PC Resultado: memoria grande, rápida y barata Procesador Caché o buffer del nivel siguiente más lento Control Datapath Memoria Memoria Memoria Memoria Memoria Velocidad: Rápidas Capacidad: Pequeñas Coste: Alto Lentas Grande Bajo UPCO ICAI Departamento de Electrónica y Automática 24

13 Ejemplo de jerarquía de memoria (I) Aprovechar los diferentes grados de cumplimiento del principio de localidad UPCO ICAI Departamento de Electrónica y Automática 25 Ejemplo de jerarquía de memoria (II) Tamaño Velocidad Ancho de banda Caché nivel 1 (L1) Caché nivel 2 (L2) Memoria principal Registros SRAM interna SRAM externa DRAM Disco duro Red (servidores) Bus 32x4bytes CPU (<2ns) 1c ~10 GB/s <64 KB CPU (<2ns) 1-2c ~2 GB/s <1 MB 5 20 ciclos 100 MB/s a 2 GB/s <1 GB c. <500 MB/s 10 GB c MB/s c. 10MBit a 1GBit/s c. 132 MB/s El objetivo es conseguir un ordenador cuya velocidad de memoria sea equivalente a la más rápida y su capacidad de almacenamiento equivalente a la memoria más grande. Cada nivel actúa de memoria caché del nivel inferior más lento. También se utiliza el término buffer. UPCO ICAI Departamento de Electrónica y Automática 26

14 Relación entre jerarquía de memoria y pipeline Memoria L2 Caché Caché de instrucciones (L1) F D/ M a p PC I S S R E x M R W R et ciclos 5-10 ciclos Ic a c h e 1-3 ciclos Register Map R e g s Procesador D c a c h e 1-3 ciclos UPCO ICAI Departamento de Electrónica y Automática 27 R e g s Caché de datos (L1) Organización en general de la memoria caché La CPU lanza la dirección al bus de direcciones El controlador de caché indica a la memoria caché la Bit Memoria Hit dirección. de Caché Si el dato está en la memoria validez caché, ésta devuelve acierto. También hay que comprobar Controlador que el dato es correcto (bit de CPU Memoria validez) Caché El dato de la caché pasa a la CPU. Si hay fallo, la dirección se lanza a la memoria principal. El mecanismo es transparente a la CPU. Memoria Principal UPCO ICAI Departamento de Electrónica y Automática 28

15 Preguntas sobre el funcionamiento de la caché Dónde ubicar un dato en la caché? Estrategia de ubicación La caché es más pequeña que la memoria principal Los datos se traen a la caché en bloques (principio de localidad) Cómo encontrar un dato en la caché? Estrategia de identificación Si el dato no está en la caché y está llena, qué bloque sustituir? Estrategia de reemplazo Qué ocurre cuando se escribe en la caché? Estrategia de escritura El dato en la caché y en memoria principal debería ser siempre el mismo. Éstas preguntas son comunes a cualquier sistema de caché o buffer: sistema operativo, sistema de ficheros, etc. Respuesta a estas preguntas: ORGANIZACIÓN UPCO ICAI Departamento de Electrónica y Automática 29 Organización de la caché Una caché está organizada en líneas o bloques Cada línea o bloque contiene más de un dato. Cuando se traen Línea 0 Línea 1 Línea 2 Línea 3 datos desde memoria principal se traen varios para aprovechar el principio de localidad. Memoria Principal Memoria Caché 08 0a 0c 0e 10 Cada línea contiene 2 bytes consecutivos de la memoria principal La caché duplica la información UPCO ICAI Departamento de Electrónica y Automática 30

16 Organización de cada línea de la caché Bloque de datos Bit de validez Indica si el dato es correcto Etiqueta: Referencia a la dirección del bloque en memoria principal Como la caché es más pequeña que la memoria principal, en cada línea de la caché hay que almacenar información adicional para saber cuál es la dirección del dato en la memoria principal Memoria Caché Linea0 0 Linea1 1 Linea2 1 Linea e0 01 2a 3b fa aa f0 e9 71 3eaa0 20 2d 80 a3 Bit de validez Etiquetas Datos UPCO ICAI Departamento de Electrónica y Automática 31 Tipos de cachés La forma de hacer la correspondencia entre dirección de memoria principal (la que envía la CPU) y el lugar donde está almacenado el dato requerido en la caché define los diferentes tipos de caché: ASOCIATIVA El dato puede ocupar cualquier línea de la memoria Utiliza memorias especiales tipo CAM (content addressable memory) MAPEO DIRECTO El dato sólo puede ocupar una determinada línea de la caché Utiliza memorias convencionales SRAM ASOCIATIVA POR GRUPOS (O CONJUNTOS) El dato sólo puede ser almacenado en unas pocas líneas de la caché UPCO ICAI Departamento de Electrónica y Automática 32

17 Caché asociativa La etiqueta de cada línea de la caché almacena la dirección del bloque en memoria principal Se quitan los bits bajos (linea de 4 bytes: 2 bits) Forma de operar: La CPU lanza la dirección La parte alta de la dirección se compara simultáneamente con todas las etiquetas de las líneas almacenadas en memoria Si hay acierto se selecciona el byte dentro de la línea y se envía a la CPU Linea0 Linea1 Linea2 Linea3 Dirección bits Memoria Caché CPU bits 002e0 01 2a 3b fa Memoria Principal (1 MByte) a 0000b 0000c e ff aa f0 e aa f0 e eaa0 20 2d 80 a3 Etiquetas Datos UPCO ICAI Departamento de Electrónica y Automática 33 Caché asociativa trabajando Bus de direcciones CPU Memoria Caché Bus de datos Linea0 Linea1 Linea2 Linea3 002e0 01 2a 3b fa 0 2 bits bits aa f0 e eaa0 20 2d 80 a3 0 Etiquetas Datos = = AND AND OR Hit = AND = AND UPCO ICAI Departamento de Electrónica y Automática 34

18 Caché de mapeo directo La dirección se divide en tres campos: Selección de byte en la línea Selección de línea La dirección que envía la CPU selecciona directamente la línea en la caché Etiqueta Distinguir entre todas las direcciones de memoria principal que se mapean en la misma línea de la caché 10 bits 19 Memoria Caché Linea0 1 Linea1 0 Linea2 Linea3 Dirección CPU 8 bits bits Memoria Principal (1 MByte) a 0000b 0000c e ff aa f0 e a 3b fa 00 aa f0 e9 71 3e 20 2d 80 a3 Etiquetas Datos UPCO ICAI Departamento de Electrónica y Automática 35 Caché mapeo directo trabajando Bus de direcciones CPU Memoria Caché Linea0 Linea1 Linea2 Linea bits bits 01 2a 3b fa 1 00 aa f0 e e 20 2d 80 a3 0 Etiquetas Datos = AND Hit Comparador más pequeño que en la asociativa UPCO ICAI Departamento de Electrónica y Automática 36

19 Comparación entre asociativa y mapeo directo Tasa de fallos Precio Mejor: Asociativa Mejor: Mapeo Directo Cualquier dirección en cualquier línea Memoria SRAM: 6 transistores/bit Peor: Mapeo directo Permite utilizar una memoria Poco flexible: programa que más lenta para los datos genera direcciones que utilizan Peor: CAM la misma línea de la caché Asociativa necesita un Tamaño comparador por línea. CAM: 9 o 10 transistores/bit Peor: Asociativa Velocidad Integrar un comparador por línea Mejor: Mapeo directo Mejor: Mapeo directo Simplicidad, comparador más Un sólo comparador pequeño. Combinación: Asociativa por conjuntos UPCO ICAI Departamento de Electrónica y Automática 37 Caché asociativa por conjuntos Varias cachés de mapeo directo en paralelo La línea se direcciona como mapeo directo Cada línea puede almacenar varios bloques. Se distingue el bloque a través de la etiqueta Comportamiento intermedio entre asociativa y mapeo directo Mapeo Directo Asociativa Bus de direcciones Conjunto 0 Conjunto 1 Etiquetas Datos Etiquetas Datos Hit = AND OR = AND UPCO ICAI Departamento de Electrónica y Automática 38

20 Estrategia de reemplazo Qué hacer cuando no hay hueco para el nuevo dato? Mapeo directo Se reemplaza la línea directamente Asociativas Aleatoria Eliminar cualquier bloque Se puede eliminar un bloque que todavía va a seguir siendo utilizado LRU (Least-recently used) Eliminar el bloque que lleva más tiempo sin ser utilizado Cada bloque necesita un contador para llevar su historia de utilizaciones. Caso más simple de contador: 1 bit Cada vez que se accede se pone el bit del bloque a 1. Cada vez que no se accede se pone a 0. UPCO ICAI Departamento de Electrónica y Automática 39 Estrategia de escritura Cuando se actualiza el dato en la caché, se actualiza en la memoria principal? Estrategia Write-Through Siempre se actualiza la memoria principal La caché mejora el rendimiento únicamente en la lectura Estrategia Write-Back Sólo se actualiza la memoria principal cuando el dato va a ser eliminado de la caché para albergar otro dato. La fase de escritura se puede mejorar mediante un buffer de escritura Procesador Caché DRAM Write Buffer UPCO ICAI Departamento de Electrónica y Automática 40

21 Problema de la saturación del buffer de escritura Un buffer de escritura es una fifo de pocos bloques Problema: Saturación Velocidad de retirada de datos hacia la memoria principal menor que velocidad de entrada de nuevos datos El número de operaciones de escritura suele bastante inferior al número de operaciones de lectura. Para solucionarlo: segunda caché (L2) Procesador Caché Caché L2 DRAM Write Buffer UPCO ICAI Departamento de Electrónica y Automática 41 Cómo mejorar el diseño de una caché? Reduciendo la tasa de fallos Reduciendo la pérdida de tiempo asociado a cada fallo Reduciendo el tiempo de acceso a la caché en el caso de acierto Hennessy&Patterson han encontrado más de 1600 artículos relacionados con el diseño y mejora de la caché. UPCO ICAI Departamento de Electrónica y Automática 42

22 Parámetros de diseño de la caché Tamaño Tamaño del bloque Tipo de caché, grado de asociatividad Write through vs. Write back División de la caché Caché de datos Caché de instrucciones Tiempo de acceso a la caché Niveles de caché Consumo UPCO ICAI Departamento de Electrónica y Automática 43 Cálculo del tiempo de acceso medio (t m ) Fórmula de cálculo: t tasa t + tasa m = aciertos acceso _ acierto fallos t penalizaci ón Expresado en unidades de tiempo o en ciclos Ejemplo 1: Una máquina cuyo tiempo de acceso a la caché es 1 ciclo Si el dato no está en la caché el tiempo de acceso se incrementa en 10 ciclos La tasa media de fallos es 10% Tiempo de acceso medio a la memoria: t m = *10 = 2 ciclos Ejemplo 2: Máquina igual a la del ejemplo 1 Se ejecuta un programa que hace 100 referencias a memoria: 90 acierta y 10 falla la caché t m = ciclos/referencias = (90*1 + 10*11)/100 = 2 ciclos UPCO ICAI Departamento de Electrónica y Automática 44

23 Impacto sobre el rendimiento total Tiempo de ejecución actualizado t = I *( CPICPU + CPMEM) * T CPI se ha dividido en dos CPI CPU: número medio de ciclos que tarda en ejecutarse una instrucción en la CPU, suponiendo que se tarda un ciclo en el acceso a la caché (máquina sencilla). C PMEM : número medio de ciclos de parada que provocan los accesos a memoria de una instrucción (lectura de instrucción + carga/escritura dato). Tiempo de acceso a la caché Tasa de fallos en el acceso a la caché Tiempo de acceso a la memoria principal UPCO ICAI Departamento de Electrónica y Automática 45 Ejemplo de impacto de la caché Calcular el impacto en el tiempo de ejecución cuando se incluye la caché 50 ciclos de penalización cuando el dato no está en la caché. 0 ciclos cuando está en la caché Todas las instrucciones requieren 2 ciclos de reloj, excluyendo los ciclos de parada por acceso del dato o la instrucción Tasa de fallos de la caché: 2% Número de referencias por instrucción a memoria: : Leer la instrucción 0.33: Leer o escribir en la memoria Una pequeña mejora en la caché repercute de forma extraordinaria en el rendimiento del ordenador n = ( *0* * 50 * 1.33)/2 = 1.88 Un 2% repercute aumentando el tiempo de ejecución en un 88 % Si es un 4%: (2+0.04*50*1.33)/2= % UPCO ICAI Departamento de Electrónica y Automática 46

24 Origen de los fallos en la caché Fallos fijos Primer acceso Disminuye al aumentar la probabilidad de cumplirse el principio de localidad Por conflicto Múltiples direcciones mapeadas en la misma línea de la caché Solución Incrementar el tamaño de la caché Incrementar el grado de asociatividad Por capacidad (relación inversa al tamaño de la memoria) La caché no puede almacenar todos los bloques Incrementar el tamaño de la caché: ojo con la velocidad. Por invalidación Operación de DMA UPCO ICAI Departamento de Electrónica y Automática 47 Relación entre fallos y tipo de caché Mapeo Directo Asociativa por conjuntos Asociativa Tamaño caché Grande Mediana Pequeña Fallos fijos Igual Igual Igual Por conflicto Alta Media Muy baja Por capacidad Invalidación Baja Media Alta Igual Igual Igual UPCO ICAI Departamento de Electrónica y Automática 48

25 Influencia del tamaño del bloque Al aumentar el tamaño de la línea aumenta el tiempo de penalización Se tardar más en rellenar la línea con datos desde memoria principal. A igualdad de tamaño de caché, el aumento del bloque puede provocar el aumento de la tasa de fallos Tiempo penalización Tasa fallos Explota localidad espacial Tiempo medio de acceso Pocos bloques: poca flexibilidad Incremento de tiempo penalización y tasa de fallos Tamaño bloque Tamaño bloque Tamaño bloque UPCO ICAI Departamento de Electrónica y Automática 49 Tasa de fallos y división de la caché (datos e inst) En el código hay generalmente más localidad que en los datos: Código: bucles Datos: Se intentan ubicar en los registros de la CPU (STACK). Dentro de la CPU se suele utilizar la división de cachés Aumenta ancho de banda: instrucciones y datos simultáneos Instrucciones y datos tienen diferentes necesidades La caché de instrucciones suele trabajar sólo en lectura Más simple y rápida Permite mejorar las técnicas de gestión de saltos Tasa de fallos igual o mayor que la unificada (menos flexibilidad) Diseño conjunto con la memoria virtual Fuera de la CPU se suele utilizar unificada Tasa de fallos menor Más flexibilidad: el código puede estar mezclado con los datos UPCO ICAI Departamento de Electrónica y Automática 50

26 Tasa de fallos y división de la cachés (datos e inst) Es interesante partirla No es interesante partirla UPCO ICAI Departamento de Electrónica y Automática 51 Tasa de fallos y asociatividad No es necesario llegar a 8, con 4 es suficiente La caché de mapeo directo es una buena solución UPCO ICAI Departamento de Electrónica y Automática 52

27 Niveles de caché Nivel 1 (L1) Optimizada en velocidad Limitada por el tamaño (en el mismo chip que la CPU) Tasa de fallos comprometida Partida para mejorar el ancho de banda Nivel 2 (L2) Fuera del chip Más lenta: mayor tiempo de acceso Más grande: mayor tasa de aciertos CPU Procesador Caché L1 Caché L2 DRAM UPCO ICAI Departamento de Electrónica y Automática 53 Resumen sobre diseño de la caché Incrementar tamaño del bloque Incrementa el tiempo de acceso a la caché en el acierto Mejora la tasa de fallos si no Incrementa el coste nos acercamos al tamaño de la Dividir la caché caché Util dentro de la CPU. Empeora el tiempo de Datos e instrucciones tienen penalización diferentes necesidades Incrementar el tamaño de la No recomendado fuera de la caché CPU Total flexibilidad para ubicar Mejora la tasa de fallos instrucciones y datos en la Incrementa el tiempo de acceso caché a la caché en el acierto Incrementar los niveles de Incrementa el coste caché Aumentar grado de L1 para mejorar el tiempo de asociatividad acceso: I-caché y D-caché Mejora la tasa de fallos L2 para mejorar la tasa de fallos UPCO ICAI Departamento de Electrónica y Automática 54

28 No está claro que es lo mejor Depende de la aplicación Se realizan múltiples simulaciones con diferentes aplicaciones hasta conseguir un buena relación entre prestaciones del sistema con la caché diseñada y el coste Ejemplos Pentium 4: L1: I-Data: 8 KB, 4-way I-Code: 12 KB de microoperaciones L2: 256 KB,8-way, integrada en el cartucho Athlon: Cuál es L1: 2-way, I-Data: 64 KB I-Code: 64 KB la mejor L2: 512 KB ampliable a 8 MB, mapeo directo solución? PowerPc 7450 L1: 8-way, I-Data: 32 KB, I-Code: 32 KB L2: 8-way, 256 KB L3: hasta 2 MB Aumenta el gap: aumenta el número de niveles de caché UPCO ICAI Departamento de Electrónica y Automática 55 Errores típicos del alumno Creer que la búsqueda en la caché asociativa es secuencial No diferenciar entre latencia expresada en ciclos de la memoria y penalización en ciclos del acceso a la memoria. Pensar que aumentando simplemente el tamaño de la caché aumenta el rendimiento del sistema. UPCO ICAI Departamento de Electrónica y Automática 56