Microarquitectura: DISEÑO DE SISTEMAS DIGITALES EL-3310 I SEMESTRE MICROARQUITECTURA: FLUJO DE DATOS Y CONTROL DEL MICROPROCESADOR

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1 Microarquitectura: implementación multiciclo DISEÑO DE SISTEMAS DIGITALES EL-3310 I SEMESTRE MICROARQUITECTURA: FLUJO DE DATOS Y CONTROL DEL MICROPROCESADOR 3.1 Esquema básico de un microprocesador 3.2 Unidad aritmético-lógica Unidad aritmético-lógica multifunción 3.3 Implementación del flujo de datos Implementación de ciclo simple Implementación multiciclo 3.4 Implementación del control por medio de microprogramación Microinstrucciones Microprogramación 3.5 Soporte a procedimientos 3.6 Manejo de excepciones e interrupciones

2 Microarquitectura Multiciclo Idea tras implementación multiciclo: Dividir la ejecución de una instrucción en etapas de un ciclo de duración Para completar una instrucción se requiere varios ciclos de reloj Duración de ejecución de instrucción es variable Lectura de de instrucción, decodificación, lectura lectura de de registros Instrucciones de de acceso acceso a memoria Instrucciones de de tipo tipo R Ramas Ramas Saltos Saltos Microarquitectura Multiciclo vrs Monociclo Implementación monociclo: La instrucción con tiempo de ejecución mayor determina el período mínimo del reloj Requiere memoria de datos y memoria de instrucciones separadas Requiere una ALU y dos sumadores Implementación multiciclo: Cada paso en la ejecución de una instrucción toma un ciclo de reloj Permite reutilizar hardware si una unidad no se utiliza 2 veces en el mismo ciclo de reloj Permite tener una sola memoria con datos e instrucciones Requiere registros adicionales para almacenar datos utilizados en el siguiente ciclo de reloj por una misma instrucción registros dedicados

3 Microarquitectura Multiciclo Diferencias de microarquitectura con respecto a implementación monociclo: Unificación de memoria de datos e instrucciones Inclusión de registros de instrucción y datos: Instruction Register (IR) y Memory Data Register (MDR) Inclusión de registros de entrada de ALU: A y B Inclusión de registro de salida de ALU: ALUOut Multiplexor adicional en la primera entrada de ALU: las dos entradas están multiplexadas Extensión de multiplexor en la segunda entrada de ALU, de 2 a 4 entradas Multiplexor en entrada Address de memoria: dirección de datos o instrucciones Eliminación de 2 sumadores Ruta de Datos Multiciclo Memoria datos/instrucciones Una única ALU, no sumadores Registros dedicados: IR y MDR

4 Ruta de Datos Multiciclo Memoria: Contiene instrucciones y datos Entrada Address tiene dos fuentes: PC y dirección de memoria calculada con ayuda de ALU para instrucciones de acceso a memoria MDR: memory data register Mantiene el dato leído de memoria para su escritura en registro IR: instruction register Mantiene información de instrucción actual durante todos los ciclos de reloj requeridos para ejecutar la instrucción Banco de registros: Dos fuentes de datos para escritura de registros: Datos leídos de memoria, contenidos en registro MDR Salida de ALU, contenida en registro ALUOut Ruta de Datos Multiciclo Uso de la ALU: Cálculo de operaciones aritmético lógicas con registros y operandos inmediatos Cálculo de PC+4 Cálculo de dirección de rama Cálculo de dirección de memoria en instrucciones de acceso a memoria Entradas de ALU: En la primera entrada, datos leídos de registro fuente1 (contenidos en registro A) o PC En la segunda entrada: datos leídos de registro fuente 2 (contenidos en registro B) 4, para el cálculo de PC+4 Extensión de 16 a 32 bits, para load/store e instrucciones inmediatas Desplazamiento extendido multiplicado por 4, para ramas

5 Señales de control Nota: esta microarquitectura aún no soporta saltos incondicionales Señales de control (2) PCWrite: Activa escritura al PC PCSource: Selecciona dirección a ser escrita en el PC IorD: Selecciona el PC o la salida de la ALU como dirección de memoria MemRead: Señal de activación de lectura de memoria MemWrite: Señal de activación de escritura de memoria IRWrite: Señal de activación de escritura de IR RegDst: Selecciona registro al que se va a escribir: a un tercer registro o a un registro que es fuente y destino a la vez RegWrite: Señal de activación de escritura al registro seleccionado para escritura en el banco de registros

6 Señales de control (3) ALUSrcA: Selecciona entre el PC y la salida del banco de registros almacenada en A ALUSrcB: Selecciona entre: Datos del banco de registros; 4, para el cálculo de PC+4; extensión de 16 a 32 bits, para load/store e instrucciones AL inmediatas Desplazamiento extendido y multiplicado por 4, para ramas ALUOP: Selecciona operación a ejecutar en ALU MemtoReg: Selecciona entre MDR y ALUOut para escritura de datos en banco de registros PCWriteCond: Activa revisión de condición de rama Señales de Control Incluyendo Saltos Reescribe el PC si hay rama y si la comparación da cero (bez) Para saltos incondicionales Mux para escribir al PC: 0: PC+4 1:dirección efectiva de rama 2:dirección salto incondicional

7 Implementación n de la Unidad de Control Cada etapa de la ejecución es un estado Secuencia de pasos para cada tipo diferente de instrucción es otra máquina de estados Implementación con máquinas de estados alambrada Máquina de Moore: salidas dependen sólo del estado actual Máquina de Mealy: salidas dependen de las entradas y del estado actual Implementación con máquina de estados microprogramada Máquina de Mealy Flujo de Ejecución n de Instrucciones Cada etapa de la ejecución es un estado Secuencia de pasos para cada tipo diferente de instrucción es otra máquina de estados Lectura de de instrucción, decodificación, lectura lectura de de registros Instrucciones de de acceso acceso a memoria Instrucciones de de tipo tipo R Ramas Ramas Saltos Saltos

8 Diagrama de Estados- Búsqueda Estado de lectura de instrucción IR Mem[PC] PC PC+4 Escriba en IR la instrucción almacenada en la localidad de memoria apuntada por el PC Actualice el PC Señales necesarias IR Mem[PC] PC PC+4 MemRead = 1, IorD = 0, IRWrite = 1 ALUSrcA=00 (PC), ALUSrcB=01 (4), ALUOp=00 (add), PC write =1, PCSource=00 (ALUResult) Diagrama de Estados- Decodificación Estado de decodificación de instrucción y lectura de registros A Reg[IR[25:21]] B Reg[IR[20:16]] Offset=extensión de signo y desplazamiento izquierdo de IR[15:0] ALUOut PC+offset Pase contenido de registro fuente 1 a A Pase contenido de registro fuente 2 a B Cálculo de offset de rama Cálculo de dirección de salto en caso de ramas Señales necesarias A Reg[IR[25:21]] B Reg[IR[20:16]] Offset=extensión de signo y desplazamiento izquierdo de IR[15:0] ALUOut PC+offset ALUSrcA=0(PC), ALUSrcB=11(offset de rama), ALUOp=00 (add) Recuerde que PC ya estaba actualizado a PC+4 antes de sumar el desplazamiento de rama

9 Diagrama de Estados Después de la lectura de instrucción, la decodificación de instrucción y la lectura de registros, los siguientes estados dependen del tipo de instrucción a ejecutar Los pasos básicos de estos estados son: ejecución, cálculo de referencia a memoria, y finalización de rama Diagramas de Estado load/store Ejemplo: lw $t1, 100($t2) Máquina de estados de referencia a memoria Cálculo de referencia a memoria ALUOut A + Extensión de IR[15:0] Acceso a memoria MDR Mem[ALUOut] (load) Mem [ALUOut] B (store) Escritura a banco de registros (load) Reg[IR[20:16]] MDR

10 Diagramas de Estado load/store Ejemplo: lw $t1, 100($t2) Máquina de estados de referencia a memoria Cálculo de referencia a memoria ALUOut A + Extensión de IR[15:0] ALUSrcA=1 (registros=a), ALUSrcB= 10 (extensión de signo), ALUOp=00 (Add) Acceso a memoria MDR Mem[ALUOut] (load) Mem [ALUOut] B (store) Acceso a memoria MemRead, IorD=1 MemWrite, IorD=1 (load) (store) Escritura a banco de registros (load) Reg[IR[20:16]] MDR Escritura a banco de registros (load) RegWrite, MemtoReg=1(MDR), RegDst=0 Diagramas de Estado Instrucción n R Ejemplo: sub $t1, $t2, $t3 A, B Tipo R (aritméticológica) Reg[IR[15:11]] ALUOut Máquina de estados de instrucción R Ejecución de operación aritmético-lógica ALUOut A op B Escritura del resultado Reg[IR[15:11]] ALUOut

11 Diagramas de Estado - BEQ 8 De estado 1 ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCWriteCond PCSource=01 (Op=`BEQ ) Conclusión de rama A, B A estado 0 Máquina de estados de BEQ Comparación ALUResult A - B Escritura al PC si A-B=0 PC ALUOut ALUOp=01 (rama, resta), PCWriteCond=1 (permite revisión de condición de rama), PCSource=01 (salida de ALUOut) Recuerde que la dirección de rama se calculó con la ALU en el ciclo anterior (estado 1), por lo que está guardada en el registro ALUOut Esto permite utilizar la ALU para la comparación de los datos en el estado 8 Diagramas de Estado - Jump 9 De estado 1 (Op=`J ) PCWrite PCSource=10 Conclusión de salto Máquina de estados de Jump Desplazamiento izquierdo de 2 bits de IR[25:0] Concatenación PC {PC[31:28], IR[25:0], 2 b00} PCWrite=1 (habilita escritura de PC), PCSource=10 (dirección de salto) A estado 0

12 Diagrama de Estados Final