Modelo de examen tipo resuelto 1

Transcripción

1 Modelo de examen tipo resuelto. Diseñar un sistema combinacional que tenga cinco entradas y dos salidas y que actúe de la siguiente forma: las cinco entradas (x 4 x 3 x 2 x x 0 ) representan una palabra de cinco bits; la salida z 0 se activa si la palabra que se presenta a la entrada representa un número primo; la salida z se activa si la palabra a la entrada es menor que la mitad de la máxima posible. Como el sistema tiene como entrada una palabra de cinco bits, los números representados van del 0 al 3. Para el diseño de la primera función de salida vamos a considerar, en primer lugar, los números primos menores de 3:, 2, 3, 5, 7,, 3, 7, 9, 23, 29 y 3. Por otra parte, para la segunda función de salida, observamos que la mitad de la máxima entrada posible es 5,5, por tanto, las entradas menores son los valores de 0 a 5. Dicho lo anterior, la tabla de verdad del sistema será: x 4 x 3 x 2 x x 0 z 0 z

2 Modelo de examen tipo resuelto 2 Una vez descritas las funciones de salida del sistema combinacional pasaremos a minimizarlas. Como no se establece ningún requerimiento en el enunciado, escogemos como técnica de minimización los mapas de Karnaugh. Siendo funciones de cinco variables debemos optar entre la técnica de los mapas reflejados o los superpuestos. En este caso elegimos los mapas superpuestos. Para la función z 0, tenemos el siguiente mapa superpuesto: x 4 = x 4 =0 x 3 x 2 x x 0 \ A la vista de lo anterior, se ve que obtenemos las siguientes adyacencias: x 2 x x 0 x 3 x 2 x x 4 x 2 x x 4 x 2 x x 0 x 4 x 3 x 2 x 0 x 4 x 3 x x 0 x 4 x 3 x 2 x 0 Con lo que la función z0 será: z 0 = x 2 x x 0 + x 3 x 2 x + x 4 x 2 x + x 4 x 2 x x 0 + x 4 x 3 x 2 x 0 + x 4 x 3 x x 0 + x 4 x 3 x 2 x 0

3 Modelo de examen tipo resuelto 3 Para la función z, tenemos el siguiente mapa superpuesto: x 4 =0 x 4 = x 3 x 2 x x 0 \ A la vista del mapa, se ve claramente que la función z será: z = x 4 Por todo lo anterior, el circuito correspondiente al circuito requerido es el siguiente:

4 Modelo de examen tipo resuelto 4 2. Diseñar una ALU que recibe como entrada dos palabras A y B de cuatro bits, dos señales de control s0 y s y presenta como salida una palabra Z de cuatro bits y un bit de acarreo, realizando las siguientes operaciones: S 0 S =0 (Aritmética) S = (Lógica) 0 A + B A + B B A A B Para el diseño de este circuito realizaremos por una parte el bloque lógico, y por otra el bloque aritmético. Empezaremos, pues con el diseño del bloque lógico que nos resulta más sencillo. Para el diseño del bloque lógico tenemos en cuenta que las operaciones lógicas se realizan bit a bit sin que los cálculos de uno afecten a otro, por tanto, estudiaremos en primer lugar el circuito como si los operando fuesen únicamente de un bit, observando A i, B i, Z i y S 0, obteniéndose un circuito para operar el bit i de las palabras caracterizado por la siguiente tabla de verdad: S 0 A i B i Z i Al ser, el circuito Zi un sistema combinacional de tres entradas y una salida, podemos implementarlo con un multiplexor 8 a, no obstante, por motivos de economía, emplearemos un multiplexor 4 a teniendo en cuenta lo siguiente: S 0 A i B i Z i = B i = = 0 = B i

5 Modelo de examen tipo resuelto 5 El bloque Z i será, pues, el siguiente: Reuniendo cuatro bloques Z i para cada uno de los bits i=0,, 2 y 3 tendremos diseñada la unidad lógica:

6 Modelo de examen tipo resuelto 6 Para el diseño de la unidad aritmética haremos uso de un sumador de 4 bits (74LS82), así pues, debemos estudiar de qué manera entramos los operandos Ay B a las entradas X e Y del sumador de forma que el diseño sea más efectivo. En la siguiente tabla se ven las distintas posibilidades: Operación X Y C i A + B A B 0 B A 0 B- A C(A) B B C(A) Para la operación B A se ha tenido en cuenta la propiedad de la aritmética binaria por la cual sabemos que X = C 2 (X) = C(X) + A la vista de la tabla anterior, queda claro que podemos escoger como opciones igualmente efectivas para las operaciones la primera y la tercera, o bien, la segunda y la cuarta. Arbitrariamente elegimos las alternativas primera y tercera, y por tanto, el diseño de la unidad queda resumido en la siguiente tabla: Señal control s 0 Operación X Y C i 0 A + B A B 0 B A C(A) B Habitualmente, la unidad aritmética se diseña partiendo de un sumador con una etapa previa que selecciona los operandos que entrarán por X e Y. No obstante, observando la tabla para nuestra unidad, tenemos que por X siempre entra A (normal o complementada) y por Y siempre entra B, luego no es necesario la etapa selectora. Sin embargo, si es necesaria una etapa negadora, ya que por X entra una A que puede encontrarse normal o complementada dependiendo de la señal de control s 0. Lo anterior se puede resumir en las siguientes ecuaciones: SelX = A SelY = B NegX = s 0 C i = s 0 Teniendo en cuenta todo lo anterior, el diseño de la unidad aritmética consistirá, pues, en un sumador de 4 bits, en la que entraremos por Y el operando B, por X la salida del negador (cuya entrada será la palabra A y la señal s 0 ) y por C i la señal s 0. Por otra parte, para el diseño del negador aprovecharemos las peculiaridades de la puerta XOR. La unidad aritmética quedará pues como el siguiente circuito:

7 Modelo de examen tipo resuelto 7 Ya sólo nos queda la unión de las unidades aritmética y lógica en una sola. Para ello llevaremos las entradas a cada una de las unidades y las salidas las llevaremos a un selector (cuádruple multiplexor 2 a ) que presentará a la salida final el resultado de la unidad aritmética o lógica en función de la señal de control s. El circuito de la ALU completa es, pues:

8 Modelo de examen tipo resuelto 8 3. Diseñar un contador síncrono ascendente / descendente módulo 4 con salida de acarreo. El sentido de la cuenta estará en función de la entrada X, si X = la cuenta será ascendente, si X = 0 la cuenta será descendente. Emplear biestables tipo D. En primer lugar, como para cualquier circuito secuencial, debemos dibujar el diagrama de estados descriptivo del sistema: / 0 /0 3 0/ 0/0 0/0 0/0 /0 2 /0 Como hay cuatro estados posibles necesitamos dos biestables para codificar el estado actual del sistema. Además, dado que el sistema a diseñar es un contador, utilizaremos la codificación natural, es decir, 00 para 0, 0 para, 0 para 2 y para 3. Podemos resumir todo lo anterior en la siguiente tabla de transición de estados: Estado actual Q Q 0 Estado siguiente Q Q 0 Salida Z X = 0 X = X = 0 X = Dado que debemos diseñar el contador con biestables tipo D, resulta que D i = Q i siguiente. Por tanto, la tabla de excitación es prácticamente idéntica a la de transición. Estado actual Q Q 0 Excitación D D 0 Salida Z X = 0 X = X = 0 X =

9 Modelo de examen tipo resuelto 9 Con la tabla anterior tenemos una descripción de la funciones D, D 0 y Z. Ahora pasaremos a minimizar dichas funciones mediante la técnica de los mapas de Karnaugh: Función D x q q 0 \ Se observa que no existen adyacencias, no obstante, es fácil comprobar que podemos simplificar la función mediante las funciones XOR y XNOR obteniendo la expresión: D = q 0 XNOR x Función D 0 x q q 0 \ Sólo hay una adyacencia que incluye los cuatro unos, por lo que la función queda simplificada de la siguiente forma: D 0 = q 0 Función Z x q q 0 \ No se observa ninguna adyacencia por lo que no es posible minimizar la función, quedando expresada:

10 Modelo de examen tipo resuelto 0 Z = q q 0 x + q q 0 x Ya sólo nos queda plasmar lo anterior en el circuito correspondiente: