ORGANIZACION DE COMPUTADORAS UNIDAD 3. Procesadores, Buses y Normas

Transcripción

1 ORGANIZACION DE COMPUTADORAS UNIDAD 3 Procesadores, Buses y Normas ( ) ING. AGUILERA SERGIO OMAR 1

2 PROCESADORES, MODELOS 2000: EL Intel Pentium : El AMD Athlon XP 2004: El Intel Pentium 4 (Prescott) 2004: El AMD Athlon : EL Intel Core Duo 2007: El AMD Phenom 2008: El Intel Core Nehalem 2008: Los AMD Phenom II y Athlon II 2011: El Intel Core Sandy Bridge 2011: El AMD Fusion 2012: Intel i5, i7 2da Generación Unidad 2: Arq. Computadoras 2

3 Unidad 2: Arq. Computadoras 3

4 CONTROL B.DATOS 64 BITS B.INSTR. 32 BITS LOGICA DP UNIDAD CONTROL DE BUSES UNIDAD DE PAGINACION BUS DE INSTRUCCIONES BTB TLB CACHE INSTRUCCIONES L1 (16K) PREFETCH BUFFERS DECODE DE INSTRUC UNIDAD DE CONTROL UC TMP MAS USADOS ROM DE CONTROL REGISTRO DE INSTRUCCIONES PROG. PARA TRABAJO DE LA UC B.CONTROL GENERADOR DE DIRECCIONES PIPE U GENERADOR DE DIRECCIONES PIPE Y MICRO INSTRUCCIONES TMP MAS USADOS ALU REGS. ENTEROS + / APIC ALU PIPE U ROTACION ALU PIPE Y UNIDAD MMX * FPU CONTROL CONTROL TLB CACHE DATOS L1 (16K) CANAL U CANAL Y REGISTS BUS DE DATOS PENTIUM MMX CON 2 CANALES DE EJECUCION MICRO INSTRUCCIONE S CANAL U 4

5 TLB CACHE L 1 (INSTRUCCIONES) INSTR 2000 BRANCH TARGETS CACHE L2 FETCH 2 - TRANSIT PICK DECODE 1 DECODE 1 DECODE 1 DECODE 2 DECODE 2 DECODE HISTORY CONTER RAS Y TARGET ADRESS L2 ECC L2 TAGS L2 TAG ECC PACK PACK PACK SYSTEM REQUEST QUEUE (SRQ) DECODE DECODE DECODE CROSS BAR (XBAR) SCHEDULER 8 ENTRADAS SCHEDULER 8 ENTRADAS SCHEDULER 8 ENTRADAS SCHEDULER 36 ENTRADAS CONTROLADOR DE MEMORIA Y BUS HYPER TRANSPORT AGU ALU AGU ALU AGU ALU FADO FMUL FMISC ARQUITECTURA AMD K8 TLB DATOS CACHE L 1 (DATOS) ECC 5

6 PROCESADORES DOBLE NUCLEO PROCESADOR CORE DUO 2GHz 6 Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb

7 CORE 2 DUO AL OTRO NUCLEO CACHE L1 Instr. 32 kb BUFFER DE TABLA DE PREDICCION DE RAMIFICACIONES TBL (128 entradas) PRECODIFIC 20 Bytes CONTROL DE FECH/DECODE DECODES DE INSTRUCC (4) Core 2 Duo E6600 CACHE L2 COMPARTIDA 2 A 4 MB ARCHIVO DE REGISTRO DECODES DE INSTRUCC (4) DECODES DE INSTRUCC (4) Nucleo Conroe ESTACION DE RESERVACION (32 IN) FSB (Front Side Bus) STORE DATA STORE DATA ADDR STORE DATA ADDR INT F ADD F SSE INT SSE INT MULT SSE CACHE L1 Datos (32 kb) TLB (256 in) Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb REORDENAM DE MEMORIA 7

8 PROCESADORES: PALABRA BUS DE DATOS Y DIRECCIONES Microprocesador Tamaño de la palabra (bits) Ancho de bus de datos (interno, bits) Ancho de bus de datos (externo, bits) Ancho del bus de direcciones (bits) Máximo direccionamien to de Memoria I KB (1GB) i KB (1GB) i KB (16MB) i KB (16MB) i80486 (SLC, SLC2) KB (16MB) i386 DX KB (4GB) I486 (DLC,DLC2,SX, SX2, SL, DX, DX2, DX4 ) KB (4GB) IBM BLUE LIGHTING KB (4GB) 5X KB (4GB) PENTIUM 32 2 X 32= KB (4GB) PENTIUM P54C 32 2 X 32= KB (4GB) 8 Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb

9 PROCESADORES: PALABRA BUS DE DATOS Y DIRECCIONES Microprocesador Tamaño de la palabra (bits) Ancho de bus de datos (interno, bits) Ancho de bus de datos (externo, bits) Ancho del bus de direcciones (bits) Máximo direccionamien to de Memoria NX X 32=64 2 X 32= KB (4GB) K X 32=64 2 X 32= KB (4GB) K6, K6-2, K6-III 32 2 X 32=64 2 X 32= KB (4GB) 6X X 32=64 2 X 32= KB (4GB) 6X86 MX (M2) 32 2 X 32=64 2 X 32= KB (4GB) ATHLON (K7) 32 2 X 32=64 2 X 32= KB (4GB) DURON (K7) 32 2 X 32=64 2 X 32= KB (4GB) THUNDERBIRD (K7) 32 2 X 32=64 2 X 32= KB (4GB) ATHLON XP (THOROUGHBRED) ATHLON XP (PALOMINO) 32 2 X 32=64 2 X 32= KB (4GB) 32 2 X 32=64 2 X 32= KB (4GB) ATHLON XP (BARTON) 32 2 X 32=64 2 X 32= KB (4GB) 9 Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb

10 PROCESADORES: PALABRA BUS DE DATOS Y DIRECCIONES Microprocesador Tamaño de la palabra (bits) Ancho de bus de datos (interno, bits) Ancho de bus de datos (externo, bits) Ancho del bus de direcciones (bits) Máximo direccionamiento de Memoria PENTIUM MMX 32 2 X 32=64 2 X 32= MB (64GB) PENTIUM PRO 32 2 X 32=64 2 X 32= MB (64GB) CELERON 32 2 X 32=64 2 X 32= MB (64GB) CELERON A 32 2 X 32=64 2 X 32= MB (64GB) PENTIUM II 32 2 X 32=64 2 X 32= MB (64GB) PENTIUM III 32 2 X 32=64 2 X 32= MB (64GB) PENTIUM 4 (1ER GENERACION) 32 2 X 32=64 2 X 32= MB (64GB) PENTIUM 4 CELERON 32 2 X 32=64 2 X 32= MB (64GB) PENTIUM 4 (2DA GENERACION) PENTIUM 4 HYPERTRHEADING) 32 2 X 32=64 2 X 32= MB (64GB) 32 2 X 32=64 2 X 32= MB (64GB) ITANIUM GB ITANIUM X 64=128 2 X 64= GB (1024TB) 10 Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb

11 Caracteristicas de los Core DUO Core 2 Athlon 64 x2 Pentium D/EE Nombre Clave Conroe KB Cedar Mill Proceso de manufactura 65 nm 90 nm 65 nm Tamaño mm(-2) 183 mm(-2) 280 mm (-2) Transistores millones millones 376 millones Potencia disipada W W 130 W Frecuencia de Trabajo Ghz Ghz Ghz Caché L1 Datos 32 Kb 64 KB 12 KB (trace) Instrucciones 32 Kb 64 KB 16 KB Latencia 3 ciclos 3 ciclos 4 ciclos Asociatividad 8 vías 2 vías 8 vías Entradas de TLB 128/256 32/32 128/8 Caché L2 Tamaño 2 o 4 MB (compartida) 0.5 o 1 MB (por núcleo) 1 o 2 Mb (por núcleo) Latencia 14 ciclos 12 ciclos 27 ciclos Asociatividad 16 vías 16 vías 8 vías Bus 256 bits 128 bits 256 bits Entradas de TLB N/A /8 Etapas de pipeline Bus de carga instrucciones Decodificadores x86 1 complejo + 3 simples 3 complejos 1 complejo Buffer de reordenamiento Entradas de Scheduling Motor de ejecución Unidades de enteros 3 ALU + 2 AGU 3 ALU + 3 AGU 2 ALU + 2 AGU Unidades de load/store Unidades de punto flotante Unidades SSE 3 (128 bits) 2 (64 bits) 1 (128 bits) 11 Users POWER - #36 Core 2 Duo La peor pesadilla de AMD. Pag. 26

12 BUSES DEL SISTEMA CPU UMC CLOCK BUS DEL SISTEMA (DATOS + CONTROL) SCSI RS-232 // IDE VIDEO KEYB DMA GAME PORT LAN FAX MODEM CDROM LPT nn TRC KEYB JOYSTICK MODEM TTY HDs XX NIC 12

13 BUSES:DISPOSICION EN PC TRADICIONAL PROCESADOR BUS DEL PROCESADOR (ALTA VELOCIDAD) CACHE EXTERNA I/O INTEGRADA BUS DE E/S (BAJA VELOCIDAD) CHIPS CONTROL DE BUS BUS DE E/S (BAJA VELOCIDAD) I/O RANURADA BUS DE MEMORIA (BAJA VELOCIDAD) RAM Mueller, Scott. Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN:

14 BUS ISA (16 BITS) PROCESADOR CACHE EXTERNA CHIPSET CHIPS CONTROL DE BUS BUS DE EXPANSIÓN ISA (16 BITS Y 8 MHz) SUBSISTEMA DE MEMORIA TARJETA DE VIDEO NIC CONTROL HD MODEM OTRAS TARJETAS 14

15 BUS VESA LOCAL BUS (32 BITS) PROCESADOR CACHE EXTERNA CHIPSET VESA LOCAL BUS CHIPS CONTROL DE BUS VL BUS 1.0/2.0 (32 BITS Y MHz) SUBSISTEMA DE MEMORIA TARJETA DE VIDEO CHIPS CONTROL DE BUS CONTROL HD CHIPSET ISA MODEM OTRAS TARJETAS BUS DE EXPANSIÓN ISA (16 BITS Y 8 MHz) MODEM INTERNO OTRAS TARJETAS 15

16 BUS PCI (32 BITS) PROCESADOR CHIPSET AGP Y CONTROL DE MEMORIA CACHE EXTERNA NORTH BRIDGE SOUTH BRIDGE BUS PCI SUBSISTEMA DE MEMORIA PUENTE PCI NIC CHIPS CONTROL DE BUS CONTROL HD CHIPSET ISA ACELERADOR GRAFICO MODEM INTERNO OTRAS TARJETAS BUS DE EXPANSIÓN ISA (16 BITS Y 8 MHz) MEMORIA DE ACELERADO R GRAFICO 16

17 BUSES; LOS MÁS IMPORTANTES BUS CARACTERISTICAS PROCESADOR AGP (PUERTO ACELERADOR DE GRAFICOS) LLAMADO FSB (BUS FRONTAL) TRANSFIERE INFO ENTRE CACHE Y LA UMC. VELOC. DE 66, 100, 133, 200MHZ. 64 BITS 32 BITS VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X). ANCHO DE BANDA; 1.066MB/S CONECTADO AL CONTROLADOR DE MEMORIA PCI (INTERFAZ CON PERIFERICOS) ISA 32 BITS Y 33MHZ DE VELOC. VERSION OPCIONAL DE 64 BITS Y 66MHZ. CONECTADO AL CONTROLADOR DE MEMORIA. CINCO RANURAS DE 32 BITS EN MOTHERS. CONECTA SCSI, NICs, VIDEO, IDE Y USB 8 MHZ, 16 BITS. PARA PERIF. LENTOS 17

18 BUSES: NORMALIZACION NORMA PALABRA (BITS) VELOC. (MHZ) ANCHO DE BANDA (MB/S) XT ISA EISA (NO USADOS) VLB (NO USADOS) PCI PCI-2X PCI 64 BITS PCI 2X 64 BITS AGP AGP-2X AGP-4X Mueller, Scott. Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN:

19 TIPOS DE MEMORIAS RAM TIPOS DE CHIPS DE MEMORIA DRAM (Dynamic Random Access Memory) Memoria Dinámica de acceso Aleatorio DRAM FPM (Fast Page Mode) Modo de Paginación Veloz DRAM EDO (Enhanced Data Autoput) Transferencia de Datos Mejorada DRAM (Synchronous DRAM) DRAM Sincrónica Direct RDRAM (Rambus DRAM) DRAM Rambus. RAM (Static Random Access Memory) RAM estática. BSRAM (Burst SRAM) SRAM fugaz. VCM SDRAM (Virtual Channel Memory SDRAM) Canal virtual de SDRAM DDR SDRAM (Double Date Rate SDRAM) SDRAM de doble velocidad de transferencia de datos DDR-II SDRAM (Quadruple Date Rate SDRAM SDRAM de Cúadruple. Velocidad de Transferencia de Datos. Mueller, Scott. Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN:

20 TIPOS DE MEMORIAS RAM TIPOS DE AGRUPACIONES 1. SIP (Single In-line Packages) Paquete simple de memoria en línea 2. SIMM (Single In-line Memory Module) Módulo simple de memoria en línea. Versión 30 (8bits) y 72 pines (32bits) 3. DIMM (Dual In-line Memory Module) Módulos de memoria dual en linea. Versión de 168, 184 (DDR) y 232 (DRR-II), con 64 pines 4. RIMM (Rambus In-line Memory Module)- Módulos de memoria Rambus en Línea. 184 pines (16 bits) y con 32 pines y más. Mueller, Scott. Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN:

21 INSTRUCCIONES: TIPOS 3 OPERANDOS O DIRECCIONES ACUMULADOR REGISTROS FLAGS CIRCUITO REGISTRO DE INSTRUCCION OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2 OP 3/DIR 3 A LA UC A LA UMC REN 1 REN 2 21

22 INSTRUCCIONES: TIPOS 2 OPERANDOS O DIRECCIONES ACUMULADOR CIRCUITO OPERACIONAL REGISTRO DE INSTRUCCION CO OP 1/DIR 1 OP 2/DIR 2 A LA UC RESULTADO A LA UMC REN 1 REN 2 22

23 ACUMULADOR INSTRUCCIONES: TIPOS 1 OPERANDO O DIRECCION RESULTADO A LA UMC CIRCUITO OPERACIONAL REGISTRO DE INSTRUCCION CO OP 1/DIR 1 A LA UC REN 1 REN 2 23

24 INSTRUCCIONES: TIPOS SIN OPERANDO O DIRECCION ACUMULADOR PILA O STACK CIRCUITO OPERACIONAL REGISTRO DE INSTRUCCION DIR RESULTADO OP 2 / DIR 2 CO OP 1 / DIR 1 PUNTERO DE LA PILA A LA UC REN 1 REN 2 24

25 DECODE DE LA INSTRUCCION GENERAR DIRECCIÓN DE DATOS BÚSQUEDA EN UMC Y TRAER CONTENIDO DE LAS DIR DECODE DE LA INSTRUCCION EJECUCION DE INSTRUCCIONES: COMPLEMENTAR Y SUMAR COMPARAR SIGNOS DE OPERANDOS SUMAR VERIFICACIÓN DE RESULTADO. VERIFICACIÓN DE OVERFLOW ACTUALIZAR PC BUSCAR PROXIMA INSTRUCCION 25

26 METODOS DE DIRECCIONAMIENTO 1. INMEDIATO COD. OPER. DATO 2. DIRECTO 3. INDIRECTO COD. OPER. DIR N (DATO) COD. OPER. DIR N 1 UMC N. DATO UMC N 1 N 2 4. RELATIVO COD. OPER. DATO N 2 DATO REGISTRO DE REFERENCIA + K N 1 + K DATO 26

27 BIBLIOGRAFIA DE REFERENCIA Estructuras y Diseño de Computadoras (La Interfaz hardware/software). David. Patterson y John Hennessy. 4ta Edición. Ed. Reverte. Barcelona, Organización y Arquitectura de Computadores. Willams Stallings. Prentice-Hall ed. Organización y Arquitectura de Computadoras. Jaime Martinez Garza, Jorege Agustín Olvera Rodríguez. Prentice-Hall. 1era Edición Manual de Actualización y reparación de PCs, 12 edición. Scott Mueller. Que, Prentice Hall, Organización de Computadores, un enfoque estructurado, 7 edición. Andrew Tanenbaun. Prentice Hall, ESTRUCTURA INTERNA DE LA PC. Gastón C. Hillar. Ed. Hasa. 4ta. Edición. Bs.As.Feb ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Willams Stallings. Prentice- Hall CIENCIAS DE LA COMPUTACION. Brookshear. Addison Wesley. REDES DE ORDENADORES. Andrew Tannenbaum. Prentice Hall. 27

28 FIN DE LA UNIDAD 3 Procesadores, Buses y Normas 28