Aplicación de la reconfigurabilidad dinámica de la FPGA Virtex de Xilinx *.

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1 Aplicación de la reconfigurabilidad dinámica de la FPGA Virtex de Xilinx *. José Luis Camps, Vicente Herrero, Rafael Gadea, Joaquín Cerdà, Marcos Martínez, Ricardo Colom Universidad Politécnica de Valencia. Departamento de Ingeniería Electrónica. Grupo de Diseño de Sistemas Digitales. Camino de Vera s/n Valencia. España. Resumen Las posibilidades que ofrecen las FPGAs Virtex de Xilinx suponen una interesante opción para el desarrollo de sistemas con hardware reconfigurable. En este artículo se expone el proceso para conseguir reconfigurar una FPGA en funcionamiento, utilizando el paquete de software JBits y una placa de pruebas de Xess Corporation que incluye una Virtex. Se ha desarrollado una aplicación basada en un filtro adaptativo cuyo funcionamiento puede ser modificado de forma dinámica. Además, la posibilidad de realizar un readback de la Virtex, permite obtener los resultados de la adaptación en tiempo real, sin detener el funcionamiento de la FPGA. Palabras clave: Virtex, Reconfiguración dinámica, JBits, Filtro adaptativo. 1 Introducción Las FPGAs Virtex de Xilinx ofrecen muchas más posibilidades de configuración y readback que las anteriores generaciones de FPGAs de Xilinx. Una de las principales innovaciones es la posibilidad de realizar una reconfiguración parcial del dispositivo de forma dinámica [1], es decir, mientras está funcionando. Para conseguir realizar una reconfiguración parcial, partiremos de un bitstream básico que será modificado. Inicialmente, la Virtex se configura con este bitstream y, cuando que * remos realizar un cambio parcial en la configuración del dispositivo, simplemente se carga en la memoria de configuración la parte del bitstream que ha sido modificada. Se consiguen reconfigurar * Trabajo financiado con el proyecto CICYT con la referencia TIC C

2 los recursos deseados ya que los bitstreams de configuración contienen una mezcla de comandos (indican los recursos que deben ser configurados) y de datos de configuración. Para entender esto, es necesario conocer la arquitectura interna de la Virtex y sus modos de programación. En la figura 1 se puede observar el esquema interno de un dispositivo de la familia Virtex: Fig 1: Arquitectura interna de la Virtex La arquitectura interna consiste en una matriz de CLBs (Configurable Logic Blocks) rodeada por bloques de Entrada/Salida programables todo ello interconectado por una amplia jerarquía de recursos de rutado. Además, contiene dos grandes bloques de memoria SelectRAM que complementan la memoria distribuida que se puede obtener en los CLBs. La configuración de las FPGAs Virtex está basada en memorias SRAM donde se cargan los datos de configuración. De esta forma, la memoria de configuración se puede ver como una matriz rectangular de bits que se agrupan en líneas verticales llamadas tramas (frames). Así, una trama es la porción mínima de memoria que puede ser reconfigurada. Las tramas se agrupan formando unidades mayores llamadas columnas. Cuando el dispositivo vaya a ser reprogramado, el bitstream contendrá una parte de direccionamiento, indicando de esta manera qué trama debe ser reconfigurada en la memoria de configuración. Para conseguir una reconfiguración parcial dinámica de la Virtex se utilizará el modo SelectMAP [1] que además es el modo más rápido de configuración ya que se cargan 8 bits cada ciclo de reloj. La Virtex se puede programar de forma que los pins del interfaz SelectMAP se mantengan para tareas de configuración. Así, se tiene la posibilidad de 244

3 realizar configuraciones dinámicas y de leer la configuración del dispositivo mientras funciona (readback). Para manejar el bitstream de configuración se ha utilizado JBits, un API que permite a aplicaciones escritas en Java la modificación dinámica del bitstream de los dispositivos de Xilinx [3]. JBits consiste en un conjunto de clases de Java que nos permiten manejar y modificar de una forma cómoda los bitstreams de configuración de una Virtex. Entonces, el flujo de diseño será el siguiente. Primero generamos con la herramienta de diseño Xilinx Foundation el bitstream del diseño que queremos implementar sobre la Virtex. Así, este bitstream se carga en la memoria de la aplicación diseñada con JBits y se carga en el dispositivo. De esta manera, tenemos el objeto JBits y el dispositivo "sincronizados". Una vez hecho esto, el bitstream puede ser modificado con los distintos métodos que nos ofrece la clase JBits con lo que se perderá la sincronización. Entonces, podemos crear una serie de paquetes de configuración que reconfigurarán el dispositivo parcialmente volviendo a "sincronizar" la memoria de JBits y el hardware con lo que el proceso vuelve a empezar. Las principales clases que nos proporciona el paquete JBits para conseguir el proceso anteriormente descrito son: JBits, ReadbackCommand y XHWIF [3]. La primera de ellas, nos proporciona un interfaz de programación de la Virtex con un modelo para acceder a todos sus recursos. Esta clase accede a los distintos CLBs del dispositivo como si fueran una matriz. La clase ReadbackCommand nos permite obtener bitstreams que contendrán comandos para realizar el readback del dispositivo tanto de forma parcial como total. Finalmente, la clase XHWIF proporciona el interfaz entre el paquete de clases JBits y el hardware disponible. En nuestro caso el hardware consiste en una placa de pruebas de Xess Corporation (XSV Board) que puede contener desde una Virtex XCV50 a una XCV800 (con encapsulado QFP240). La placa contiene también una CPLD de Xilinx XC95108 que proporciona el interfaz entre la conexión de puerto paralelo que incorpora también la placa y la Virtex. Así, la comunicación entre la aplicación Java del PC y la Virtex se produce a través del puerto paralelo y la CPLD. La clase de JBits XHWIF proporciona el interfaz entre la aplicación y el puerto paralelo, y la CPLD entre el puerto paralelo y la Virtex [2]. 2 Desarrollo Con el hardware disponible, la primera tarea a realizar para conseguir la reconfiguración parcial es la programación en C/C++ de los métodos nativos [4] que necesita la clase Java XHWIF. Esta clase proporciona un interfaz para comunicarse con placas basadas en FPGAs. En el caso de JBits 2.4, la placa XSV Board de Xess no está directamente soportada [3], pero esto se puede conseguir programando los métodos 245

4 nativos mencionados. Así, se han programado los métodos Connect(), SetConfiguration() y GetConfiguration() que permiten conectarse, escribir y leer bitstreams de la Virtex. El resto de métodos de la clase XHWIF no son necesarios por lo que se han dejado sin ninguna funcionalidad. Con esta clase conseguimos acceder al puerto paralelo del PC al que se encuentra conectada la placa con la Virtex. Pero como interfaz entre el puerto paralelo y la FPGA tenemos la CPLD que debe ser configurada adecuadamente. En la figura 2 se observa la configuración interna de la CPLD: Fig 2: Configuración CPLD Con esta configuración tenemos disponible el interfaz SelectMAP de programación de la Virtex en el puerto paralelo del PC aunque con una peculiaridad. Las 8 líneas de datos son solo de entrada a la CPLD por lo que el readback de la Virtex se realizará a través de las 4 líneas nombradas como Status[i]. Y como el readback se realiza al igual que la programación de 8 en 8 bits, se hace necesario leer la Virtex dos veces para obtener los datos correctos (en la primera lectura se obtendrá el nibble alto de los datos y en la segunda el nibble bajo). Esto se ha hecho así debido a las limitaciones impuestas por el hardware. Por tanto, para realizar un readback correcto será necesario utilizar dos veces el método GetConfiguration en la aplicación Java. La verificación del funcionamiento correcto del sistema se ha hecho en varias etapas desarrollando varias aplicaciones Java. Una primera, se conecta a la placa y escribe en la Virtex el bitstream deseado que se encuentra almacenado en un archivo. Esta aplicación permite reconfigurar la Virtex en el momento deseado simplemente cargando un nuevo bitstream. Se ha diseñado una segunda aplicación para verificar el funcionamiento del readback. En este caso, se carga un bitstream en la Virtex como en el caso anterior y, entonces, se realiza un readback de todos los CLBs comparándose el resultado del readback con lo que debía estar escrito en la memoria de configuración del dispositivo. 246

5 Para realizar el readback, se obtiene el comando de readback con la clase ReadbackCommand, se escribe el comando en la Virtex y después se leen los datos almacenados en el dispositivo. La última aplicación de prueba consiste en un filtro FIR de coeficientes reconfigurables. Se ha realizado el diseño de forma que los coeficientes estén almacenados en un bloque de memoria de la Virtex. Conociendo cuál es ese bloque de memoria mediante el Floorplanner de Foundation [5], el programa en Java permite realizar una reconfiguración dinámica de los coeficientes del filtro. Además, el resultado del filtrado se almacena en otro bloque de memoria pudiendo realizar un readback para observar la salida del filtro en un momento determinado. 3 Aplicación La aplicación desarrollada como muestra de las posibilidades que nos ofrece la reconfiguración dinámica de la FPGA es un filtro adaptativo orientado a la identificación/caracterización de sistemas. Se ha implementado sobre la Virtex un filtro adaptativo con el algoritmo de adaptación LMS [6]. En la figura 3 se observa un esquema del filtro: Fig 3: Filtro adaptativo La señal x[n] es la señal original, y la señal d[n] es la señal x[n] filtrada por el sistema a identificar o caracterizar. El parámetro µ controla la velocidad de adaptación y la estabilidad de la solución final. De esta forma, cuando el filtro esté adaptado tendremos un filtro con coeficientes equivalentes al que estamos caracterizando [6]. Para desarrollar la aplicación en nuestro sistema, primero se ha diseñado el esquema anterior en Verilog y se ha implementado sobre la Virtex utilizando el Xilinx Foundation. 247

6 Los coeficientes del filtro y el parámetro de adaptación se han colocado en bloques de memoria. Así, se ha desarrollado un programa en Java que permite reconfigurar mientras el sistema funciona los coeficientes iniciales de adaptación y el parámetro µ cuando se desee. Asimismo, el programa permite realizar un readback de la Virtex cuando sea necesario, de forma que obtendremos los valores de los coeficientes a los que se ha adaptado el filtro, obteniendo de esta forma la respuesta del sistema que se está caracterizando. Las señales x[n] y d[n] se obtienen del exterior a través de un Codec de audio del que también se dispone en la placa [2]. Es interesante la posibilidad que ofrece el diseño de poder variar el parámetro de adaptación µ y los coeficientes iniciales del filtro de forma dinámica ya que permite probar distintos valores hasta que los coeficientes adaptados obtenidos mediante sucesivos readbacks sean suficientemente precisos. 4 Conclusiones A lo largo del artículo se han visto algunas de las posibilidades que nos ofrece la reconfiguración dinámica de hardware. Si pensamos en un sistema similar al nuestro conectado a un PC vemos que puede ser utilizado por este para realizar distintas tareas de forma rápida solamente reprogramando la FPGA. Así, mientras la FPGA realiza lo "solicitado" por el PC, éste puede dedicarse a otras actividades acelerándose notablemente el proceso global gracias a la gran velocidad a la que funciona el hardware auxiliar. En la aplicación desarrollada es posible modificar el parámetro µ dinámicamente, así como los coeficientes iniciales para mejorar el proceso de adaptación. Por otra parte, es de una gran ayuda el disponer de una realimentación sobre el funcionamiento del sistema a través del readback, tanto en el proceso de desarrollo como en la ejecución en tiempo real, sin detener a la FPGA en ningún momento. Como desarrollo futuro se plantea la posibilidad de concebir un sistema autónomo, es decir, sin estar conectado a un PC. En este caso, la Virtex se conectaría directamente a un microcontrolador o microprocesador de forma que éste controlara la configuración de la FPGA. El microprocesador podría ir reconfigurando la Virtex mientras ésta estuviera en funcionamiento de acuerdo con los requerimientos de cada instante. Referencias [1] Xilinx Corporation. Notas de aplicación: DS003(v1.9), Xapp138(v2.3), Xapp151(v1.5. Xapp153(v1.0) [2] Xess Corporation. Manual de XSV Board (v1.0). [3] Xilinx Corporation. Manual de JBits

7 [4] P. Naughton, H. Schildt. Java: Manual de referencia. McGraw-Hill, [5] Xilinx Corporation. Online Documentation [6] John G. Proakis, Dimitris G. Manolakis. Tratamiento digital de señales. Principios, algoritmos y aplicaciones. Prentice Hall,