Contenido TEMA 2 ENTRADA / SALIDA. Interfaz HW: buses del sistema. Interfaz HW de E/S

Transcripción

1 Contenido TEMA ENTRADA / SALIDA Sergio Romero Montiel Depto Arquitectura de Computadores El concepto de interfaz de E/S Direccionamiento de interfaces de E/S Mapa de memoria Organización Mapeada y no mapeada en memoria Una interfaz genérica de E/S: puertos Coordinación de E/S: protocolos Métodos de E/S Por programa (polling) Por interrupción Interfaz HW de E/S Interfaz s Interfaz HW: buses del sistema E/S a través de los buses del sistema Datos Direcciones Componentes del interfaz hardware de E/S Buses del sistema de salida de entrada

2 Interfaz HW: puerto de salida Interfaz HW: puerto de entrada INTERIOR EXTERIOR INTERIOR EXTERIOR D Q D I D Q D I internas de datos D D3 D4 D5 Q Q3 Q4 Q5 accesibles desde el exterior internas de datos D D3 D4 D5 I I3 I4 I5 producidas en el exterior D6 D7 EN Q6 Q7 D6 D7 EN I6 I7 Los interruptores se implementan con puertas triestado E/S mapeada en memoria Datos Direcciones R/W n - DIAGRAMA DE BLOQUES n n + Buses del sistema: dirección, datos y control E/S mapeada en memoria (n-) - (n-) (n-) + (n-) - (n-) + (n-) n - MAPA DE DIRECCIONES: ejemplo I E/S no usado n bits ½ del espacio de para la memoria /4 del espacio de para E/S /4 del espacio de no utilizado

3 E/S mapeada en memoria (n-) - (n-) (n-) - (n-) (n-) + (n-) - (n-) + (n-) (n-) + (n-) + (m) - (n-) + (n-) + (m) n - MAPA DE DIRECCIONES: ejemplo II E/S no usado n bits m bits 3 (n-) posiciones del espacio de direcciones para la memoria m posiciones del espacio de direcciones para E/S Resto de posiciones no utilizadas E/S no mapeada en memoria Datos Direcciones R/W n - IO_R/W Buses del sistema: dirección, datos y control E/S no mapeada en memoria MAPA DE DIRECCIONES DE MEMORIA Y DE E/S n - n bits Espacio de de E/S Espacio de de la memoria m bits E/S m - D-D7 A-A5 ALE M/IO WR Address Decoder EQUAL puerto de salida INTERIOR CLK EXTERIOR visibles desde el exterior

4 de periférico de 4 puertos Ejemplo de interfaz de impresora D-D7 A-A5 ALE M/IO Address Decoder EQUAL WR RD A A wr rd A A CS RDS RCD RDE RSD Dependiente del dispositivo EXTERIOR wr rd A A CS Data A A A A A A Printer Data Register 7 7 Printer Status Register BSY ACK PE SL ERR IRQ Printer Control Register D IQ SI IN AF Direccion base: 7h, 37h ST read or last written write Comunicación con la impresora IMPRESORA Interfaz E/S Software Los protocolos de E/S pueden ser SW ó HW Los más simples pueden implementarse en HW Los complejos y más habituales son SW Eres la impresora? Si, soy yo Estas lista? Preparada para recibir datos Primer dato Recibido Protocolo PC-Impresora (ej) Las señales de datos y strobe las genera el procesador Las señales busy y ack las envía la impresora D7-D STROBE BUSY dato dato IMPRESORA ACK

5 Métodos de E/S Polling (sondeo) Bloqueante: el procesador espera a que el periférico esté listo (perdida de tiempo en el procesador) No bloqueante: el procesador continua con otra tarea y atiende al periférico al terminar (perdida de tiempo en el periférico) Interrupción Permite al procesador trabajar en otra tarea mientras el periférico está ocupado Es necesario que el procesador disponga de un mecanísno que le permita recibir y atender interrupciones E/S mediante polling Bloqueante NO PROGRAMA Está listo el periférico? SI Rutina de tratamiento del periférico No Bloqueante NO PROGRAMA Está listo el periférico? SI Rutina de tratamiento del periférico E/S mediante Interrupciones Origen de las Interrupciones PROGRAMA El periférico interrumpe cuando ocurre un evento que debe ser tratado Rutina de tratamiento de la interrupción (RTI) Interrupciones HW internas (excepciones) División por cero, desbordamiento, etc Interrupciones HW Externas Pines, PIC (IRQ s) PROGRAMA Al finalizar la RTI, la sigue la ejecución del programa por donde estaba antes de la interrupción Interrupciones software o simuladas (int) Servicios BIOS (int h), DOS (int h)

6 Determinación de la Interrupción Interrupciones Externas Multiples Vectorizadas Requiere de un controlador que proporciona el número de la interrupción (vector) El vector determina quién produce la interrupción y dónde está la rutina de tratamiento Autovectorizadas El vector es conocido, ya que la interrupción se produce por un pin dedicado No vectorizadas Siempre se ejecuta la misma rutina que determina mediante polling al perif causante Varias lineas de petición de interrupción (autovectorizada) Una línea de petición de interrupción Reconocimiento de la Interrupción N ES EL PERIFÉRICO I-ÉSIMO I=I+ I > n RUTINA DE TRATAMIENTO PARA EL PERIFÉRICO I-ÉSIMO Reconocimiento de intr s por sondeo (no vectorizadas) NO INICIO I= NO SI SI FIN Reconocimiento de la Interrupción vector de Interrupciones N INICIO EL CONTROLADOR DE INTERRUPCIONES INDICA QUE SE TRATA DEL PERIFÉRICO I-ÉSIMO (VECTOR=I) RUTINA DE TRATAMIENTO PARA EL PERIFÉRICO I-ÉSIMO de Interrupciones Inteligente ó Programable Interrupciones vectorizadas FIN

7 Gestión de Prioridades Enmascarables Con prioridades: SW y HW Sin prioridades Concepto de máscara de interrupción Enmascaramiento por niveles Enmascaramiento individual (registro de máscara) de Interrupciones Programable PIC (intel 59), prioridades HW No enmascarables (NMI) Siempre toman el control de la cuando se producen (errores fatales) Procesamiento de la Interrupción El dispositivo envía una señal de interrupción Se termina de ejecutar la instrucción en curso 3 La envía una señal de reconocimiento de la interrupción 4 La guarda la información necesaria para continuar el programa en curso (PC y FLAGs) 5 Se carga el PC con la dirección de la rutina de tratamiento de la interrupción (RTI) 6 La RTI guarda el resto del estado del sistema 7 La RTI procesa la interrupción La RTI recupera el estado del sistema 9 La RTI devuelve el control al programa E/S en el 6 El 6 por dentro y por fuera El 6 maneja E/S no mapeada en memoria: Posee líneas control para seleccionar la memoria o los periféricos de E/S Posee instrucciones (IN, OUT) para leer y escribir de/en los puertos de los periféricos Posee líneas de interrupción La E/S de vídeo (memoria de video) se realiza mediante mapeo en memoria Diagrama de bloques de 6 DATA, INDEX & POINTER REGS ( WORDS) 6 BIT ALU FLAGS SEGMENT REGISTERS & IP (5 WORDS) BUS INTERFACE UNIT 6-BYTE INSTRUCTION QUEUE CONTROL & TIMING ADDRESS DATA Configuración de PINES GND AD4 AD3 AD AD AD AD9 AD AD7 AD6 AD5 AD4 AD3 AD AD AD NMI CLK GND Vcc AD5 A6/S3 A7/S4 A/S5 A9/S6 BHE/S7 MN/MX RD HOLD HLDA WR M/IO DT/R DEN ALE TEST READY RESET

8 Interrupciones en el 6 Posee dos líneas para interrupciones HW externas (INTerrupt Request): Enmascarable (IF, interruption flag) Vectorizada (tamaño del vector: byte,56 int s) NMI (Non Maskable Interrupt): No enmascarable Autovectorizada (Vector = h) Las interrupciones internas (excepciones) son los vectores de h a 7h Las interrupciones SW se invocan con la instrucción INT vector, ej: INT h El PIC 59 de Interrupciones Programable (o PIC 59) es el microchip de intel que se utiliza con el 6 líneas de petición de interrupción (IRQ-7) Proporciona el vector de interrupción al 6 (vector base programable) Pueden conectase el cascada (en dos niveles, hasta 64 interrupciones) Gestiona las prioridades (programable) Permite enmascarar las interrupciones individualmente A-9 Interconexión D-5 M/IO Bus de direcciones 6 h-h? cs rd wr INT a data 59 El 59, como periférico que es, se conecta a la por los buses de dirección, datos y control asignandosele una dir base de E/S En este ejemplo la dirección base es h Posee 3 registros: IRR, ISR (solo lectura, dirbase), IMR (lectura y escritura, dir base+) Se puede escribir una palabra de control sobre la dirección base Modo de operación del 59 D IRQ IRQ 59 IRQ7 Un periférico genera una señal de interrupción Si no está enmascarada y no hay otra de mayor prioridad ejecutandose, el 59 envía la señal al 6 Si IF está a, el 6 acepta la interrupción y envía al 59 El 59 vuelca sobre el bus de datos el vector correspondiente

9 Acceso a la RTI Tabla de Vectores de Interrupción Bus de direcciones 6 A-9 D-5 MEMORIA 6 Con el número de vector NV la ALU calcula la posición en la tabla de vectores de interrupción (NVx4) En dicha posición de memoria se encuentra un puntero a la rutina de tratamiento (RTI) Se guarda en la pila los flags, CS e IP y el puntero lejano leido se carga en CS e IP Ocupa el primer kbyte de memoria (h-3ffh) Contiene 56 punteros lejanos (4 bytes, CS:IP) a RTI La tabla de vectores se puede modificar simplemente escribiendo en la posición adecuada un nuevo valor de puntero a RTI Es recomendable restaurar los valores originales de la tabla de vectores antes de finalizar un programa que haya modificado dichos valores Dir Base Maestro: h Dir Base Esclavo: Ah 59 en cascada D periféricos, el periférico de IRQ es el PIC esclavo IRQ IRQ IRQ 59 IRQ7 IRQ 59 IRQ7 9 6 Bibliografía William Stallings Organización y Arquitectura de Computadores, 5ª Edición Prentice Hall Patterson, Hennessy Estructura y Diseño de Computadores Editorial Reverté