Diseños de altas prestaciones con Spartan-6 y Virtex-6

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1 Cursos avanzados de diseño de FPGA Xilinx Spartan-6 y Virtex-6 en VHDL Diseños de altas prestaciones con Spartan-6 y Virtex-6 Descubrir las increibles posibilidades de las arquitecturas Spartan-6 / Virtex-6 Diseños multi relojes Serializadores y deserializadores a 1Gb/sec Controladores de memorias DDR (MCB) Tratamiento Digital de Señal combinando bloques DSP48 y la nueva arquitectura de slice Madrid : 10 y 11 de Marzo 2011 Barcelona : 14 al 15 de Abril 2011 (*) (fecha modificada)

2 SUMARIO. DISEÑOS DE ALTAS PRESTACIONES CON SPARTAN-6 Y VIRTEX-6 1 MADRID : 10 Y 11 DE MARZO BARCELONA : 14 AL 15 DE ABRIL 2011 (*) 1 PRESENTACION GENERAL : 3 OBJETIVOS : 3 REQUISITOS : 3 PUNTOS IMPORTANTES DEL TEMARIO, Y DESARROLLO DEL CURSO : 4 ELEMENTOS AVANZADOS DE LAS ARQUITECTURAS SPARTAN-6 Y VIRTEX-6 4 TRUCOS VHDL PARA EFFICIENCIA 4 NOCIONES AVANZADAS DE VHDL PARA SIMULACION 4 IMPLEMENTACIÓN Y VERIFICACIÓN DE DISEÑOS DE ALTAS PRESTACIONES 4 MANEJO EFICIENTE DE LAS HERRAMIENTAS XILINX ISE 4 LAS PRACTICAS: 4 Primer dia : Funciones de entrada y salida ultra rapidas y controladores DDR 4 Segundo dia : Funciones DSP 5 PRECIO DE LOS CURSOS : 5 DATOS ADMINISTRATIVOS Y FISCALES DE LA EMPRESA QUE IMPARTE EL CURSO : 5 FECHAS, HORARIO Y LUGAR 6 - CURSO MADRID (10 Y 11 DE MARZO 2011) 6 - CURSO BARCELONA(NUEVAS FECHAS : 14 Y 15 DE ABRIL 2011) 6 HOTELES A PROXIMIDAD : 6 - MADRID : 6 - BARCELONA : 6 CONDICIONES DE PAGO : 6 INSCRIPCIONES, GARANTIA Y SOPORTE TECNICO : 6 OTRAS INFORMACIONES 7

3 Sacar el mayor provecho de las arquitecturas Spartan-6 / Virtex-6 para diseños de altas prestaciones. Presentacion general : Estos cursos seran impartidos en 2 dias en los locales de AVNET/Silica de Madrid y de Barcelona. Este curso detalla las caracteristicas de las familias de FPGA Xilinx Spartan-6 y Virtex-6 para diseños de muy altas prestaciones. En particular se detallaran : - Generacion y gestion de relojes usando PLLs y los distintos recursos de distribucion - Serializadores OSERDES y Deserializadores ISERDES de IOBs trabajando a mas de 1GHz, usando el CoreGen - Controladores de memorias (MCB) DDR SDRAM - Recursos para implementacion de funciones de Tratamiento Digital de Señal (DSP48) para implementacion de filtros FIR y otras aplicaciones - Tecnicas de optimizacion para implementacion de Decimadores e Interpoladores - Tecnicas eficientes de depuracion usando la herramientas ISE : PlanAhead, Timing Analyzer, ChipScope y el simulador ISIM (o ModelSim) La parte practica es basada en una serie de demonstraciones con el sofware ISE 12.4, opciones de sintesis/implementacion, restricciones, incluyendo tambien el uso de CoreGen, Timing Analyzer, PlanAhead y Chipscope, con una tarjeta de evaluacion de Xilinx. Los participantes estan invitados en traer su laptop, con la version ISE 12.4 instalada, para poder hacer los ejemplos presentados durante las demonstraciones. Se entregaran todos los codigos fuentes de los distintos proyectos a los participantes. Objetivos : Entender los puntos claves de las arquitecturas Spartan-6 y Virtex-6 para diseños de altas prestaciones Dominar la metodologia de diseño y las herramientas disponibles en ISE, entre las cuales CoreGen, PlanAhead, Timing Analyzer y ChipScope Aplicar las restricciones de colocacion y de timing adecuadas y asegurarse de su cumplimiento Manejo del simulador ISIM y generacion de testbenches eficientes con acceso en lectura y en escritura a archivos ASCII. En definitiva, llegar a implementar funciones de entrada/salida (ISERDES, OSERDES) trabajando a frecuencias alcazando y superando 1GHz, controladores MCB de DDR SDRAM, y funciones complejas de Tratamiento Didital de Señal y filtros FIR con bloques DSP48 y otros recursos Requisitos : La participacion a este curso requiere un buen conocimiento del lenguage VHDL para sintesis y simulacion, asi como una expereiencia previa en el uso de las arquitecturas de FPGA Xilinx y de las herramientas ISE. Este curso es la continuacion del curso previo de 3 dias titulado Aprenda a diseñar por la practica!

4 Puntos importantes del temario, y desarrollo del curso : Los temas descritos a continuacion seran tratados durante el curso en una forma pedagogica que no necesariamente corresponde al orden presentado en este programa. No se trata de analizar en una forma academica, punto por punto los temas descritos. Mas bien, un mismo tema teniendo implicaciones tanto en las prestaciones requeridas, como en la arquitectura de FPGA, el lenguage VHDL, las herramientas de implementacion y las restricciones, el desarrolo del curso sigue una trama entrelazada entre los diferentes temas, para analizar su interdepencia mutua. Elementos avanzados de las arquitecturas Spartan-6 y Virtex-6 Gestión avanzada de relojes usando PLLs Analisis detallado de los Ios ISERDES y OSERDES Controladores de memorias DDRx SDRAM (Memory Controller Block MCB) Bloques DSP48 y sus posibles configuraciones Trucos VHDL para efficiencia Como simplificar la escritura del codigo sintetizable? Los trucos que les simplificara la vida, aumentando la calidad de resultados Nociones avanzadas de VHDL para simulacion Acceso en lectura y escritura a archivos ASCII Vectores de test Implementación y Verificación de Diseños de altas prestaciones Diseños multi relojes y precauciones. Uso del CoreGen y/o Architecture Wizard Implementación física con herramientas Xilinx ISE y opciones de implementacion Restricciones para colocación de los IO (PlanAhead). Restricciones de tiempos y analizador estático de tiempos (TimingAnalyzer). Analizador lógico integrado ChipScope. Manejo eficiente de las Herramientas Xilinx ISE ISE (Xilinx) Version 12.4 y opciones de compilacion Restricciones de colocacion con PlanAhead Restricciones de timing y Analizador Estático de Tiempos : Timing Analyzer Usar FPGA Editor para verificar puntos claves de implementacion en caso de problemas de funcionamiento Analizador logico integrado : ChipScope (Xilinx) Simuladores : ISIM o ModelSim Las practicas: Primer dia : Funciones de entrada y salida ultra rapidas y controladores DDR Uso eficiente de los recursos logicos o Ejemplos sencillos poniendo en evidencia el incremento de potencia y flexibilidad de los sclices y bloques de RAM o funciones logicas y flip flops, multiplexores dedicados o funciones aritmeticas de 2 o 3 operandos o memoria single port preinicializadas (distribuida y bloques de RAM) o modos SRL (shift register)

5 Uso de PLL y recursos asociados o Instanciacion VHDL y uso de CoreGen ISERDES y OSERDES : o Serializadores y deserializadores de modos SDR y DDR, modos single ended o diferenciales Controladores de SDRAM DDR (Memory Controller Blocks MCB). o Generacion de un core con CoreGen e implementacion Recursos internos de memoria o Ejemplo de uso de memoria distribuida y bloques de RAM en distintos modos (single/dual port) Segundo dia : Funciones DSP Implementacion de filtros FIR y otras funciones DSP de altas prestaciones : o Analisis de la estructura a implementar : Filtro basado en el uso Multiplicador Acumulador (Filtro MAC) Semi paralelo (MAC FARM) Estructura Transpose Filtro sistolico o Bloques DSP48 en distintas configuraciones, y codigo VHDL asociado Como sacar ventaja del Pre-adder para filtros simetricos Usar el encadenamiento de los bloques DSP para garantizar frecuencias de trabajo de 500MHz en Virtex-6 (250MHz en Spartan-6) Caso de filtros interpoladores y decimadores : Reduccion de la cantidad de recursos necesarios y aumentar las frecuencias de trabajo o Caso de filtros a coeficientes fijos e implementacion de filtros con logica de slices Ejemplo de un filtro de 60 Taps, datos y coeficientes 12 bits, 100MHz de sample rate Precio de los cursos : - Curso de 2 dias : 14 Training Credits o 800 Euros + IVA 18% - Descuento 20% para el segundo participante y siguientes de una misma empresa. - El almuerzo esta incluido en el precio para cada dia Datos administrativos y fiscales de la empresa que imparte el curso : Media Video Diseño Calle San Juan Baptista 3, FIGUERAS Girona España NIF : B Instructor : Sr Edgard GARCIA

6 Fechas, horario y lugar - De 9h a 13h y de 14h30 a 17h30-8h45 : Cafe y zumos de bienvenida - Coffee breaks de 10 minutos a las 11h y 16h - Curso Madrid (10 y 11 de Marzo 2011) Oficinas Avnet Silica Calle Chile 10 Edificio Madrid 92 2da Planta - oficina 229 E Las Matas Tel : Curso Barcelona(Nuevas fechas : 14 y 15 de Abril 2011) Oficinas Avnet Silica Avnet Silica Calle Mallorca 1, 2da Planta Barcelona - Madrid : Hoteles a proximidad : - Gran Hotel Las Rozas **** (Calle Chile, Las Matas) Tel : Travelodge *** (Calle Peru, Las Matas) Tel : Ambos hoteles quedan a menos de 500m de las oficinas de Avnet/Silica - Barcelona : - Hotel Torre Catalunya **** (Avenida Roma 2-4) Tel Expo Hotel **** (Calle Mallorca) Tel : Ambos hoteles quedan a 200m de las oficinas de Avnet/Silica Condiciones de pago : por transferencia bancaria a recepcion de factura y antes del 23 de Febrero Inscripciones, garantia y soporte tecnico : - Para inscribirse, mandar una orden de pedido a la direccion siguiente : El orden de pedido debe incluir todos los datos necesarios para establecer la facturacion Nombre y direccion de la empresa Nombre y apellido del participante NIF o CIF - Para informacion adicional por telefono o Tel :

7 - Los participantes tendran derecho a un soporte tecnico gratuito para preguntas relacionadas con el contnido del curso, durante los 6 meses que siguen la formacion. Las preguntas podran hacerce por o por telefono : Movistar : Otras informaciones Para cursos FPGA en Verilog, consultar : Tambien ofrecemos cursos de Tratamiento Digital se señal a base de FPGA Xilinx Spartan-6 y Virtex-6 (DSP), asi como cursos de procesadores embebidos MicroBlaze con EDK MVD es centro oficial de training para los siguientes fabricantes : ARM, Freescale, Xilinx Tambien ofrecemos una amplia gama de cursos de hardware/software para aplicaciones embebidas - Los cursos pueden ser personalizados para las necesidades de su empresa, y disctados a domicilio - Para informacion sobre otros cursos, servicios de consultoria FPGA o cores desarrolados por MVD, consultar : - Pagina en Español : Iberia & America Latina

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