Tema 4. Subsistema de Memoria

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1 ema 4. Subsistema de emoria 4.. ntroducción 4.2. emoria cache 4.3. emoria principal 4.4. emoria virtual ema 4. Subsistema de emoria 4.. ntroducción 4.2. emoria cache 4.3. emoria principal Jerarquía de memoria y tecnologías asociadas rincipio de localidad erminología 4.4. emoria virtual 2

2 4. O ntroducción emoria deal ápida, grande y barata. Qué significa que sea rápida? onociclo oca latencia de operación (t ciclo pequeño) ulticiclo Que no determine el tiempo de ciclo. Qué significa que sea grande? Que el tamaño de la memoria no limite los programas que puedo ejecutar. Qué significa que sea barata? bordable económicamente. Sin embargo, la realidad es otra: as memorias grandes son lentas as memorias rápidas son pequeñas (y caras) 3 4. O Diferencia de rendimientos entre memoria y procesador 000 Gap rocesador- emoria D (latencia) U µroc 60%/año (2X/.5años) ey de oore endimiento ño Gap: crece 50%/año D D 9%/año (2X/0 años) 4

3 4. O ecnologías de memoria () as tecnologías principales de memoria son S: Static andom ccess emory Baja densidad, alto consumo potencia, cara, rápida stática no necesita ser refrescada D: Dynamic andom ccess emory lta densidad, baja potencia, barato, lento Dinámica necesita ser refrescada regularmente Disco agnético ada tipo de memoria tiene sus características (997): ecnología de memoria S D Disco agnético iempo de acceso 5-25 ns ns 0-20 millones ns oste por byte $ 5-00 $ 0,0-0,20 $ 5 4. O ecnologías de memoria (2) endencias tecnológicas: S: D: Disco: apacidad 2x en 3 años 4x en 3 años 4x en 3 años Velocidad (latencia) 2x en 3 años 2x en 0 años 2x en 0 años volución de la memoria D ño amaño iempo ciclo Kb 250 ns Kb 220 ns 986 b 90 ns b 65 ns b 45 ns b 20 ns 000:! 2:! odríamos hacer una memoria ideal con tecnología S? ompromisos: apacidad-velocidad lta capacidad y alta velocidad oste-velocidad lta velocidad y bajo coste 6

4 4. O ecnologías de memoria y tipos de acceso l acceso puede ser aleatorio, pseudo-aleatorio y secuencial. cceso leatorio: l tiempo de acceso es el mismo para todas las posiciones de memoria jemplo: D, S cceso seudo-aleatorio: l tiempo de acceso varía de una posición a otra y depende del momento en que se realice. jemplo: Disco magnético, DO cceso Secuencial: l tiempo de acceso depende de la localización del dato en el medio. jemplo: inta magnética 7 4. O mpacto de la velocidad de la memoria en el rendimiento Supongamos un procesador a 200 z (tciclo=5 ns), con un medio de. ciclos con un sistema de memoria ideal para un programa determinado que tiene 50% de instrucciones aritmético-lógicas, 30% de instrucciones de cargaalmacenamiento (memoria) y 20% de instrucciones de control. Si ahora ponemos un sistema de memoria real que provoca que el 0% de las instrucciones de memoria tengan una penalización de 50 ciclos, cómo varía el? = mem_ideal + ciclos de bloqueo promedio por instrucción = =. + 0,30 * 0,0 * 50 =. +.5 = 2,6 ciclos por instrucción endimiento = cpu_mem_ideal / cpu_mem_real = *. * 5 / * 2.6 * 5 = 0.42 emos perdido el 58% de rendimiento l procesador pasa ahora el 58% del tiempo bloqueado esperando que lleguen los datos de memoria 8

5 4. O Organización jerárquica de la memoria Objetivo: Dar la impresión al usuario de que tiene una memoria grande, rápida y barata. ómo? Organizando la memoria de forma jerárquica, llegando así a un compromiso entre ecnología, oste y Velocidad. n qué consiste? n utilizar distintos niveles de memorias de forma que los niveles más cercanos al procesador utilizan tecnología más rápida (aunque son de menor tamaño y más caras) y los niveles más lejanos al procesador utilizan tecnología más lenta (y son de mayor tamaño y más baratas) O Visión general del sistema de memoria rocesador ontrol emoria uta de Datos emoria emoria emoria emoria Velocidad: ás rápida amaño: ás pequeña oste: ás cara ás lenta ás grande ás barata 0

6 4. O or qué funciona la jerarquía de memorias? os programas no acceden de forma aleatoria a su código y a sus datos, sino que tienden a tener un comportamiento predefinido que sigue un determinado patrón. rincipio de localidad de referencia: os programas acceden en cualquier instante de tiempo a una porción de memoria relativamente pequeña del espacio de direcciones total. robabilidad de referencia en un instante de tiempo determinado 0 2 n - spacio de direcciones 4. O rincipio de localidad ocalidad emporal: Si se referencia una posición de memoria en un instante de tiempo determinado, existe una alta probabilidad de que vuelva a ser referenciada en los instantes siguientes. jemplo: nstrucciones en bucles, variables ocalidad spacial: Si se referencia una posición de memoria en un instante determinado, existe una alta probabilidad de que en los instantes siguientes se referencien las posiciones de memoria cercanas. jemplo: cceso a los elementos de un vector de datos, acceso a instrucciones secuenciales. 2

7 ivel jerárquico Sistema arjeta U 4. O iveles de la jerarquía y tecnologías asociadas plicando el rincipio de ocalidad: resentamos al usuario tanta memoria como sea posible en la tecnología más barata. roporcionamos acceso a la velocidad ofrecida por la tecnología más rápida. rocesador egistros ache 2 ache emoria principal Disco inta agnética Discos ópticos ipo de memoria ecnología amaño egistros ache 2 ache emoria principal Semiconductor S Semiconductor S Semiconductor S Semiconductor D Disco magnético Disco duro 2 GB Disco óptico D-O xx GB inta magnética inta xx GB iempo acceso 52 bytes 5 ns 32 KB 0 ns 52 KB 25 ns 32 B 75 ns 0 ms 0 B/seg 300 ms 600 KB/seg seg-min 0 B/min 3 4. O erminología () ivel superior e inferior ntre dos niveles adyacentes de la jerarquía de memoria se denomina nivel superior al que está más cerca del procesador y nivel inferior al que está más lejos. l nivel superior es siempre mas pequeño y rápido que el inferior. Bloque s la unidad mínima de información que está presente o no en un nivel de la jerarquía. as transferencias de información se realizan siempre entre niveles adyacentes de la jerarquía. a cantidad mínima de información que se transfiere es un bloque. 4

8 4. O erminología (2) cierto y Fallo Si los datos que se piden a un nivel se encuentran allí, se dice que se ha producido un acierto (hit). n caso contrario se produce un fallo (miss). uando se produce un fallo en un nivel se accede al nivel inmediatamente inferior para buscar esa información. asa de fallos y de aciertos a tasa de aciertos de un nivel (hit rate) porcentaje de accesos encontrados en ese nivel, sobre el total de accesos realizados a dicho nivel. a tasa de fallos de un nivel (miss rate) porcentaje de accesos no encontrados en ese nivel, sobre el total de accesos realizados a dicho nivel. ambién se define como (-tasa de aciertos) O erminología (3) a tasa de aciertos y/o la tasa de fallos se usan a menudo como medida del rendimiento de la jerarquía de memoria. enor tasa de fallos menos veces hay que recurrir a los niveles más bajos (y más lentos) de la jerarquía tiempo medio de acceso a memoria es mucho menor. Una tasa de fallos baja indica que se accede pocas veces a los niveles más lentos de la jerarquía de memoria. 6

9 4. O erminología (4) iempo de acierto iempo necesario para acceder a un datos en el nivel superior de la jerarquía. ncluye el tiempo necesario para detectar si se trata de un acierto o de un fallo. enalización de fallo iempo necesario para reemplazar un bloque del nivel superior por el correspondiente bloque del nivel inferior + iempo de suministrar este bloque al procesador. iempo de acierto << enalización de fallo 7 4. O valuación del rendimiento de una jerarquía de memoria étrica de rendimiento iempo medio que se tarda en hacer un acceso a memoria DO = iempo de acierto + asa de fallos * enalización de fallos 8

10 4. O uestiones sobre cualquier nivel de la jerarquía de memoria Q: Dónde puede ubicarse un bloque en el nivel superior? Ubicación de bloque Q2: ómo se encuentra un bloque si está en el nivel superior? dentificación del bloque Q3: Qué bloque debe reemplazarse en caso de fallo? Sustitución de bloque Q4: Qué ocurre en una escritura? strategias de escritura continuación analizaremos cada una de estas cuestiones para los niveles de cache (nivel superior) y memoria principal (nivel inferior). 9 ema 4. Subsistema de emoria 4.. ntroducción 4.2. emoria cache 4.3. emoria principal 4.4. emoria virtual ntroducción étodos de correspondencia (ubicación de bloque) dentificación de bloque Sustitución de bloque strategias de escritura valuación del rendimiento lasificación de los fallos lección del tamaño de bloque 20

11 4.2 ntroducción Originariamente, cache es el nombre del nivel de la jerarquía de memoria entre los registros y la memoria principal. oy día es cualquier memoria gestionada para aprovechar la localidad de los accesos. jemplo: ache de disco. a práctica totalidad de las máquinas actuales poseen uno o varios niveles de memoria cache que se encuentran dentro y/o fuera del chip. (n alguna bibliografía, al bloque de la cache se le denomina línea) Q: Dónde puede ubicarse un bloque en una cache? () uando una cache solicita un bloque al nivel inferior, tiene que decidir dónde lo ubica a posible ubicación de un bloque crea tres categorías en la organización de las caches aches de correspondencia directa (direct mapped cache) aches completamente asociativas (fully associative cache) aches de correspondencia asociativa por conjuntos (set asociative cache) 22

12 4.2 Q: Dónde puede ubicarse un bloque en una cache? (2) orrespondencia directa ada bloque solo puede ir en una posición de la cache. ara asignar la posición donde debe ir cada bloque se utiliza la dirección de memoria: Dirección de la estructura de bloque ODUO úmero de bloques de la cache emoria cache emoria Bloque Bloque 5 principal Q: Dónde puede ubicarse un bloque en una cache? (3) orrespondencia totalmente asociativa ada bloque puede ir en cualquier posición de la cache emoria cache emoria Bloque Bloque 5 principal 24

13 4.2 Q: Dónde puede ubicarse un bloque en una cache? (4) orrespondencia asociativa por conjuntos onjunto: Grupo de bloques de la cache. rimero se hace corresponder el bloque a un conjunto, y luego dentro del conjunto puede ubicarse en cualquiera de los bloques. Dirección de la estructura de bloque ODUO úmero de conjuntos de la cache sociativa por conjuntos de vías sociatividad bloques por conjunto onjunto 0 onjunto emoria cache Bloque 0 emoria principal Bloque jemplo de ubicación de bloque n una cache de 8 bloques n qué bloque de la cache se ubicaría el bloque 2 de memoria principal? orrespondencia directa l bloque 2 sólo puede ir en el bloque 4: 2 OD 8 otalmente asociativa l bloque 2 puede ir en cualquier bloque de la cache sociativa por conjuntos (2 vías) l bloque 2 puede ir en cualquier bloque del conjunto 0: 2 OD c0 c c2 c

14 4.2 xtremos en la organización de la cache () ara un tamaño dado, las diversas organizaciones son realmente un continuo de la política de asociatividad por conjuntos: orrespondencia directa = asociativa por conjuntos de vía otalmente asociativa = asociativa por conjuntos de vías arámetros de la organización: : sociatividad o número de vías por conjunto B: amaño de bloque S: úmero de conjuntos : úmero de bloques en la cache : amaño de la cache elaciones de interés: = S * * B = /B = S * sociatividad () ombre º conjuntos (S) aracterísticas orrespondencia directa enor tiempo de acceso enor tasa de aciertos n sociativa por conjuntos n vías /n ompromiso entre ambas otalmente asociativa ejor tasa de aciertos úmero de comparadores xtremos en la organización de la cache (2) sociativa por conjuntos vía (directa) sociativa por conjuntos 8 vías (totalmente asociativa) One-way set associative (direct mapped) Block 0 ag Data Set 0 wo-way set associative Set ag Data ag Data Four-way set associative ag Data ag Data ag Data ag Data sociativa por conjuntos 2 vías sociativa por conjuntos 4 vías ight-way set associative (fully associative) ag Data ag Data ag Data ag Data ag Data ag Data ag Data ag Data 28

15 4.2 Q2: ómo se encuentra un bloque en una cache? () uesto que en el bloque 0 de la cache pueden haber bloques distintos de memoria principal cómo se sabe qué bloque de memoria principal está ocupando en cada momento cada bloque de la cache? dentificación del bloque emoria cache emoria Bloque Bloque 5 principal Q2: ómo se encuentra un bloque en una cache? (2) dentificación de bloque nformación adicional para cada bloque de la cache que permite identificar el bloque de memoria que ocupa ese bloque de cache. ampo de etiqueta de dirección (tag) arte alta de la dirección que no se utiliza para indexar la cache. Bit de validez ndica si el bloque tiene datos válidos (V=) o no (V=0) jemplo: cache con 4 bloques y 8 bytes/bloque. Bloque Validez tiqueta Datos (8 bytes) 0 V tag b7 b6 b5 b4 b3 b2 b b0 V tag b7 b6 b5 b4 b3 b2 b b0 2 V tag b7 b6 b5 b4 b3 b2 b b0 3 V tag b7 b6 b5 b4 b3 b2 b b0 30

16 4.2 Q2: ómo se encuentra un bloque en una cache? (3) a dirección que suministra el procesador tiene los siguientes campos: Dirección del bloque de memoria ag Índice Desplazamiento (byte dentro del bloque) Índice selecciona el conjunto ag chequea todos los bloques del conjunto Desplazamiento dirección del dato dentro del bloque ( as caches totalmente asociativas no tienen índice) Q2: ómo se encuentra un bloque en una cache? (4) jemplo: n una cache de correspondencia directa con 64 bloques y tamaño de bloque de 6 bytes, en qué bloque está el dato cuya dirección es 200? 64 bloques orrespondencia directa vía 64 conjuntos = bits para el índice amaño del bloque = 6 bytes = bits para el desplazamiento = bits para tag = B0 6 = (6 bits) (4bits) Bloque cache = Dirección bloque ODUO º bloques cache = 75 OD 64 = Dirección bloque = parte entera (dirección / nº bytes por bloque) = parte entera (200/6) = 75 32

17 4.2 amaño total de la cache amaño total de la cache = tamaño datos + tamaño etiquetas + tamaño bits validez jemplo: alcular el tamaño total de una memoria cache de correspondencia directa con 64 KB de datos y bloques de 4 palabras suponiendo que la dirección es de 32 bits. º bloques =º conjuntos= 64 Kbytes/ 6 bytes = 4 K = bits para el índice amaño del bloque = 6 bytes = bits para el desplazamiento = 6 bits 2 bits 4 bits G º de bloque Desplazamiento amaño de datos = 64Kbytes amaño etiqueta = 4 K * 6 bits = 64 Kbits amaño bits validez = 4 K * bit = 4 Kbits amaño total = 64 Kbytes + 64 Kbits + 4 Kbits = 72.5 Kbytes De otra forma: 4K * (6 bytes + 6 bits + bit) = 72.5 Kbytes ardware necesario () orrespondencia directa o asociativa por conjuntos de vía arámetros: Bloques de palabra 024 bloques o conjuntos amaño total de la cache = = (+20+32)*024 = 53kbits it ag ndex 0 2 ddress (showing bit positions) Valid ag 20 0 ndex Data Byte offset Data

18 4.2 ardware necesario (2) sociativa por conjuntos de 4 vías arámetros: = 4 bloques/conjunto B = palabra = 4 bytes S = 28 = 256 conjuntos = S* = 256 *4 = 024 bloques = S * * B = 256*4*4 = 4096 bytes (datos) ndex V ag 22 8 Data V ag Data V ag Data V ag Data amaño total = = 256*[4*(+22+32)] = 7040 bytes 4-to- multiplexor it Data umento de la asociatividad umento de la complejidad hardware fecto de aumentar la asociatividad () ncrementando la asociatividad se disminuye el índice y se expande la etiqueta l índice selecciona al conjunto a etiqueta se usa para seleccionar el bloque correspondiente l desplazamiento se usa para obtener el dato umentar la asociatividad es una decisión de compromiso entre el coste de un fallo frente al coste de la asociatividad (en tiempo y en circuitería extra). 36

19 4.2 fecto de aumentar la asociatividad (2) jemplo: Dada una cache con 4K bloques distintos de tamaño 4 bytes y direcciones de 32 bits, encontrar el número total de conjuntos y el número total de bits necesarios para las etiquetas suponiendo que la cache fuese de correspondencia directa, asociativa por conjuntos de 2 vías y de 4 vías, y totalmente asociativa. amaño de las etiquetas: orrespondencia directa 72 Kbits sociativa por conjuntos de 2 vías 76 Kbits sociativa por conjuntos de 4 vías 80 Kbits otalmente asociativa 20 Kbits aracterísticas extremas de las caches orrespondencia directa otalmente asociativa Un bloque solo puede ubicarse en un bloque de la cache Un bloque puede estar en cualquier lugar de la cache asa de aciertos baja asos patológicos pueden dar 0% de tasa de aciertos. ejor tasa de aciertos iempo de acceso bajo o multiplexor para datos iempo de acceso más alto. ardware más sencillo cceso paralelo al tag y a los datos ardware más complejo. uchos comparadores emorias y buses anchos (tag grande) 38

20 4.2 Q3: Qué bloque debe reemplazarse en caso de fallo? ache con orrespondencia directa o tenemos que decidir. Un bloque sólo puede estar en un lugar de la cache. ache con sociatividad Se puede escoger dónde situar el nuevo bloque, y qué bloque reemplazar. xisten distintas políticas de reemplazo: leatoria (a veces pseudoaleatoria) l bloque de la cache a sustituir se elige aleatoriamente. Fácil implementación hardware. enos recientemente usado (U) Se registran los accesos a los datos. l bloque a sustituir es el que hace más tiempo que no se referencia. Solución muy cara cuando aumenta el número de bloques a gestionar se implementa una aproximación. FFO enos eficiente que la aleatoria y más difícil de implementar. a política de reemplazo juega un papel más importante en las memorias cache más pequeñas asa de falllos vs. olítica de reemplazo jemplo tomado de una traza VX con tamaño de bloque de 6 bytes asa de fallos amaño 2 Vías 4 Vías 8 Vías U leatorio U leatorio U leatorio 6 KB 5,8 % 5,69 % 4,67 % 5,29 % 4,39 % 4,96 % 64 KB,88 % 2,0 %,54 %,66 %,39 %,53 % 256 KB,5 %,7 %,3 %,3 %,2 %,2 % Observaciones realizadas: ara un tamaño de cache dado, a medida que aumentamos la asociatividad disminuye la tasa de fallos, independientemente de la política de reemplazo. ara caches pequeñas funciona mejor la política de reemplazo U. ambién se observa que para caches de mayor tamaño hay poca diferencia entre los algoritmos U y aleatorio, sobre todo cuando se aumenta la asociatividad. 40

21 4.2 Q4: Qué ocurre en una escritura? () as lecturas dominan los accesos a la cache ya que todas las instrucciones deben leerse. as escrituras son menos frecuentes y tardan más a comparación de las etiquetas y la escritura de los datos no pueden realizarse en paralelo a escritura no puede comenzar hasta que se comprueba que las etiquetas coinciden. olíticas de escritura: scritura directa (write through) ostescritura (write back ó copy back) Q4: Qué ocurre en una escritura? (2) olíticas de escritura: scritura directa (write through) a información se escribe en la cache y en la memoria principal. a U debe esperar a que finalice la escritura en el nivel inferior Detención Optimización Buffer de escritura a U escribe en un buffer y sigue sin detención. spectos: rofundidad del buffer y velocidades relativas de generación/realización de escrituras. antiene la coherencia de forma natural. umenta el tráfico de memoria. os fallos de cache son más sencillos de tratar puesto que permiten desechar el bloque en un reemplazo sin necesidad de una actualización previa de la memoria principal. 42

22 4.2 Q4: Qué ocurre en una escritura? (3) olíticas de escritura: ostescritura (write back ó copy back) a información se escribe sólo en el bloque de la cache y se marca que ha sido modificada mediante el bit de modificación (dirty bit). Un bloque modificado en la cache (dirty bit=) se escribe en memoria principal sólo cuando es reemplazado. Si no fue modificado, simplemente se desecha. o mantiene la coherencia de forma natural hay que introducir métodos de coherencia (entrada/salida por D y multiprocesadores). Bajo tráfico de memoria as escrituras son rápidas pero las lecturas pueden ser más lentas si dirty bit=. Fallo de lectura Bloque modificado? o Sí ctualizar bloque en memoria eer bloque Q4: Qué ocurre en una escritura? (4) uando el procesador intenta escribir en una dirección de memoria que no se encuentra en ningún bloque de la cache se produce un fallo de escritura Si se produce Fallo de escritura, qué se hace con el bloque?: Ubicar en escritura (write allocate) l bloque se carga en la cache y luego se actúa como en un acierto de escritura. Similar a un fallo de lectura. Generalmente utilizada por caches de postescritura, esperando que siguientes escrituras sean capturadas por la cache. o ubicar en escritura (no write allocate) l bloque se modifica directamente en la memoria principal (nivel inferior) y no se carga en la cache. Generalmente utilizada por caches de escritura directa, ya que las escrituras posteriores a ese bloque deberán ir, en cualquier caso, a memoria. 44

23 4.2 valuación del rendimiento de una cache () l comportamiento de la cache influye en el rendimiento de la U puesto que puede generar más ciclos de ejecución de los estrictamente necesarios para ejecutar el programa, cuando los datos no se encuentran en la cache. U = (iclos_jecución_u + iclos_bloqueo_emoria) x iempo de ciclo iempo que la U está ejecutando instrucciones. ncluye: iclos de reloj de aciertos en cache iempo que la U está bloqueada esperando por datos de memoria. ncluye: enalización de fallos Detenciones en el buffer de escritura Detenciones en la memoria virtual U = x ( jecución + Bloqueo_emoria ) x ciclo valuación del rendimiento de una cache (2) Si asumimos que los ciclos de bloqueo de memoria se deben fundamentalmente a fallos en cache: iclos_bloqueo_emoria iclos_bloqueo_ectura iclos_bloqueo_scritura iclos_bloqueo_ectura asa _ lecturas asa_fallos_lecturas enalización_fallos_lectura iclos_bloqueo_scritura asa _ escrituras asa_fallos_escritura enalización_fallo_escritura Bloqueos_buffer_escritura demás, con escritura write-through las penalizaciones de lectura y escritura son las mismas, por lo que iclos_bloqueo_emoria asa _ accesos _ a _ memoria asa_fallos enalización_fallos 46

24 4.2 valuación del rendimiento de una cache (3) - jemplo Supongamos que tenemos un procesador con cache ideal en el que ejecutamos un programa que realiza.4 accesos a memoria por instrucción. este procesador el conectamos una cache real que presenta una tasa de fallos del 0% y una penalización de fallos de 0 ciclos. alcular del impacto en el rendimiento de haber incluido una cache real U_con_ache = x ( jecución +.4 x 0. x 0) x ciclo U_sin_ache = x ( jecución ) x ciclo Si jecución =.4 (j. S) edio = = 2.8 (50% más lento) Si jecución = 8 (j. S) edio = = 9.4 (5 % más lento) onclusión: l efecto de la detención de memoria es muy significativo cuando el y ciclo son bajos. más bajo, el impacto es más pronunciado. a penalización de fallos se mide en ciclos de reloj. igual tiempo de acceso a memoria y menor ciclo (mayor frecuencia) la penalización de fallos es mayor valuación del rendimiento de una cache (4) - jercicio Supongamos que ejecutamos un programa y obtenemos una tasa de fallos del 3%. Si la máquina donde lo ejecutamos tiene un de 2 sin bloqueos a memoria y una penalización de fallos de 40 ciclos para todos los fallos, determinar cuánto más rápida sería una máquina con una cache perfecta (sin fallos). (Suponga que el 36% de las instrucciones del programa son de acceso a memoria) Suponga ahora que a la máquina se le aplica una segmentación mejor consiguiendo disminuir el de 2 a, sin cambiar la frecuencia de reloj. uánto más rápida es ahora la máquina con cache ideal respecto a la máquina con cache real? Qué porcentaje de tiempo de ejecución se emplea en bloqueos de memoria en cada caso? Si en vez de tocar la segmentación se dobla la frecuencia de reloj de la máquina original, compare los de la máquina rápida y lenta cuando ambas tienen memoria real. uánto más rápida será la máquina con cache real y reloj rápido respecto a la máquina con cache real y reloj lento? (supónganse los mismos datos de tasa de fallos, etc..) 48

25 4.2 lasificación de los fallos de la cache os fallos de la cache son de uno de los tipos siguientes: Forzosos (compulsory) l primer acceso a un bloque no está en la cache y debe ser traído desde la memoria principal a la cache. ambién llamados fallos de primera referencia o de arranque frío. apacidad (capacity) Si la cache no puede contener todos los bloques necesarios durante la ejecución del programa, se descartan bloques de la cache (sustitución) que posteriormente se recuperan. onflicto (conflict) Si la estrategia de ubicación de bloque es de correspondencia directa o asociativa por conjuntos, se pueden producir fallos de conflicto ya que a varios bloques de la memoria principal les puede corresponder el mismo conjunto en la cache. n estos casos es necesario descartar un bloque a pesar de que existen bloques libres en la cache ntroducción de la cache en el diseño del procesador ómo? ambiando las memorias del diseño del procesador por memorias cache. Si hay un acierto la ruta de datos continúa usando los datos igual que antes (modificaciones mínimas) Si hay un fallo bloquear el procesador, buscar los datos en el siguiente nivel de memoria, copiarlos en la cache y reanudar la ejecución de la instrucción que causó el fallo. ratamiento de fallo de lectura de instrucción:. nviar el valor del (-4) a la memoria. 2. cceso a memoria principal y esperar a que se complete el acceso. 3. scribir el bloque en la cache (datos, etiqueta y bit de validez). 4. einiciar la ejecución de la instrucción desde el principio. ratamiento de fallo de lectura de datos Similar. 50

26 4.2 lección del tamaño de bloque en la cache Bloque de amaño palabra o explota localidad espacial scrituras sencillas (no importa si hay fallo de escritura) Bloque de amaño multipalabra xplota mejor la localidad espacial, disminuyendo entonces la tasa de fallos, XO si se aumenta mucho el tamaño de bloque (dejando fijo el tamaño total de la cache) porque entonces el número de bloques diferentes en la cache es muy pequeño para poder explotar la localidad temporal y se produce un aumento de la tasa de fallos. l tratamiento de las escrituras es más complicado: Si hay fallo de escritura se requiere hacer una lectura previa. umenta la penalización de un fallo. medida que el bloque comienza a ser muy grande la penalización de fallos crece. Si crece más de lo que disminuye la tasa de fallos entonces el producto (tasa de fallos * penalización de fallos) aumenta, produciéndose una disminución global del rendimiento. umenta la eficiencia de la cache, al aumentar el ratio (información útil de datos /información total) (por disminuir el nº de etiquetas en relación a los datos) lgunas técnicas para mejorar el rendimiento de la cache sociatividad reduce la tasa de fallos ntroducir asociatividad permite mayor flexibilidad en la ubicación de los bloques en la cache, permitiendo así explotar mejor la localidad temporal. emorias cache multinivel reducen la penalización de fallos Se añade un segundo nivel de cache fuera del chip (2) con un tiempo de acceso menor que el de la memoria principal. uando ocurre un fallo en la cache primaria (), se accede a la cache secundaria (2) para buscar los datos. Si están allí se reduce la penalización de fallo. Si no están accedemos a la memoria principal. n este caso la penalización de fallo es mucho mayor porque incluye el tiempo de acceder a la 2 y fallar. omo el acceso a la 2 cuesta pocos ciclos (en relación con lo que cuesta un acceso a la memoria principal), el diseño se centra en disminuir el tiempo de acierto de la (para así poder disminuir el tciclo) más que en disminuir su tasa de fallos. ormalmente la es de pequeño tamaño y con asociatividad 2 o 4, mientras que la 2 es grande y con asociatividad 2, como mucho. 52

27 ema 4. Subsistema de emoria 4.. ntroducción 4.2. emoria cache 4.3. emoria principal 4.4. emoria virtual onceptos generales Organizaciones para mejorar el rendimiento lgunas tecnologías D onceptos generales a memoria principal es el siguiente nivel de la jerarquía de memorias, a continuación de la/s cache/s, y por tanto satisface las demandas de ese nivel. demás, sirve de interface para la /S del sistema computador Destino de las entradas y fuente de las salidas. stá construida con Ds, las cuales están pensadas para aumentar la densidad en lugar de disminuir el tiempo de acceso l ser el siguiente nivel de la jerarquía, y por el hecho de ser un nivel más lento que la cache, su organización influye en la penalización de fallo y por tanto influye en el rendimiento. 54

28 4.3 endimiento de la memoria principal os parámetros para evaluar el rendimiento de la memoria principal son atencia : tiempo en obtener el primer acceso ncho de banda : número de bytes leídos o escritos por unidad de tiempo ara lograr un buen rendimiento, hay que conseguir el mejor ancho de banda posible entre la cache y la memoria principal, ya que así se disminuye el tiempo de transferencia. l tiempo de acceso o latencia es difícil de reducir. as posibles organizaciones para mejorar el rendimiento de la memoria principal son umentar el ancho de la memoria Utilizar memoria entrelazada Utilizar bancos de memoria independientes Organización con ancho de una palabra a conexión de la U con la cache es de palabra de ancho, al igual que la conexión entre la cache y la memoria principal. U Si suponemos: ciclo para enviar la dirección. 5 ciclos para cada acceso a una posición de la D. ciclo para enviar una palabra de datos. Bloque de cache de 4 palabras (6 bytes). ache Bus enalización de fallo = + 4x5 + 4x = 65 ciclos edida del ancho de banda entre la cache y la memoria principal º bytes transferidos /ciclo = 6 / 65 = 0,25 emory 56

29 4.3 Organización con ancho de varias palabras Se aumenta el ancho de banda haciendo la memoria y el bus de varias palabras de ancho. umentar el ancho de la memoria y del bus disminuye el tiempo de acceso y el tiempo de transferencia disminuye la penalización de fallo Se necesita un multiplexor que seleccione la palabra del bloque de cache que se va a suministrar a la U odas estas medidas aumentan el coste, y aumentan también el tiempo de acceso a la cache. U ultiplexor ache Bus emory Si ancho de memoria es de 2 palabras enalización de fallo = + 2x5 + 2x = 33 ciclos º bytes transferidos/ciclo = 6/33 = 0,48 Si ancho de memoria = 4 palabras enalización de fallo = + x5 + x = 7 ciclos º bytes transferidos/ciclo = 6/7 = 0, Organización de memoria entrelazada () Se incrementa el ancho de banda ensanchando la memoria pero no el bus de conexión. emoria organizada en bancos de palabra de ancho. Se leen/escriben simultáneamente varias palabras (tantas como bancos) con un solo tiempo de acceso. ay una parte común en la dirección que se envía a todos los bancos odos los bancos acceden simultáneamente al dato ubicado en esa dirección Se lee el dato disponible en cada banco se obtiene un bloque de datos U ache Bus os bits menos significativos de la dirección seleccionan el banco de memoria. Direcciones consecutivas de memoria (Dn) se ubican en bancos consecutivos. jemplo con 4 bancos: D0 -> Banco0; D -> Banco; D2 -> Banco2; D3 -> Banco3; Dn -> Banco(Dn ODUO º Bancos) emory bank 0 emory bank emory bank 2 emory bank 3 58

30 4.3 Organización de memoria entrelazada (2) Se sigue pagando el coste de transmitir cada palabra secuencialmente, pero se evita pagar más de una vez la latencia de acceso. on 4 bancos de memoria enalización de fallo = + x5 + 4x = 20 ciclos º bytes transferidos/ciclo = 6/20 = 0,80 Se hacen más rápidas las escrituras importante en write through. Funcionan al mismo tiempo todos los módulos más consumo Dificultad para expandir la memoria spectos de diseño de la memoria principal () as Ds evolucionan hacia mayor densidad, no menor tiempo de acceso. Una D es una matriz de d x w elementos, siendo d el número de filas distintas y w el número de bits de salida para cada fila ( w 6, común 4 y 8) Si aumenta la densidad, el tamaño total de la D crece, pero como w se mantiene constante (coste de verificación y encapsulado menor) dcrece. umentar el tamaño total conduce a que la configuración mínima de memoria crezca, y esto puede no interesarnos por razones de coste, etc... ada vez es menos atractivo construir la memoria con múltiples bloques de memoria porque la configuración mínima de memoria crece. jemplo: onstruir una memoria de 64 B con chips de 4x, y palabras de 32 bits. 4 bancos, c/u con 32 Ds de 4bit x 28 DS de 4x Si usamos chips de 6 x solo banco con 32 chips de 6 x, y si quisieramos tener 4 bancos (por hacer la memoria entrelazada), estaríamos obligados a poner 32x4 chips de 6 x, haciendo un total de 256B de memoria. 60

31 4.3 spectos de diseño de la memoria principal (2) jercicio: Diseña una memoria de 64 B con chips de 64 bits de forma de obtengamos 4 bancos. Qué características (d y w) deben tener los chips de 64 bits? uántos chips de 64 bits tendrá cada banco? Si no fijamos el tamaño total de la memoria a diseñar, sino la características de los chips a utilizar y el nº de bancos el tamaño total de la memoria crece. medida que aumenta la densidad de los chips D es más caro construir memoria entrelazada porque hay que poner un tamaño total de memoria mayor spectos de diseño de la memoria principal (3) ómo hacer para aumentar la velocidad de transmisión desde memoria principal a las caches aprovechándonos de la estructura de las D? Una D es una matriz de celdas de memoria. l acceso se divide en acceso a fila y acceso a columna. Son tiempos de acceso secuenciales. Dirección de memoria completa º Fila º olumna ctivar S: row access strobe ctivar S: column access strobe 62

32 4.3 spectos de diseño de la memoria principal (4) spectos de diseño de la memoria principal (5) ecnologías D D estándar acceso a fila (S) y luego acceso a columna (S); siempre activar y desactivar ambas señales. D con Fast age ode ejora del anterior. Se accede a una secuencia de datos. l primer acceso especifica fila y columna, S se mantiene activo para toda la secuencia. os siguientes accesos sólo tienen que especificar la columna y activar S mejora el tiempo de acceso. D DO (xtended Data Output) n las anteriores S debe estar activa el tiempo suficiente para que el usuario pueda disponer del dato. a mejora DO poner el dato en un buffer, así S se puede desactivar antes y mejora el tciclo (determina el momento en que se puede comenzar otro acceso). 64

33 4.3 spectos de diseño de la memoria principal (6) D Síncrona (SD) ermiten acceso en masa a datos secuenciales de la D. Se proporciona dirección inicial y longitud de la secuencia (burst), y los datos se transfieren al ritmo que fija una señal de reloj. Ventajas: Uso del reloj no necesita sincronización. o necesita suministrar una dirección para cada dato a acceder (un controlador las genera) Usa la circuitería ya existente en las D añadiendo un pequeño coste al sistema. cambio se aumenta bastante el ancho de banda, sin incurrir en desventajas de expansividad (como en organizaciones de memoria de palabra ancha) o de tamaño mínimo de memoria (como en la memoria entrelazada). JO DO Dual Data ate SD (DD SD ó DD) ermiten transferir datos en los dos flancos de reloj dobla el ancho de banda 65 ema 4. Subsistema de emoria 4.. ntroducción 4.2. emoria cache 4.3. emoria principal 4.4. emoria virtual onceptos generales spectos de diseño raducción rápida de direcciones (B) 66

34 4.4 V U onceptos generales () emoria virtual écnica que realiza la gestión de dos niveles adyacentes de la jerarquía de memorias: la memoria principal (ó memoria física) y el almacenamiento secundario (disco). otivaciones/ventajas liminar los inconvenientes de una memoria pequeña y limitada os programas de usuario pueden exceder el tamaño de la memoria principal. os permite utilizar un espacio lógico de direcciones superior al realmente disponible en la memoria principal. ompartición eficiente de la memoria entre mútiples procesos garantizando protección a memoria principal necesita solamente las partes activas de los programas. sto nos permite compartir eficientemente el procesador así como la memoria principal. roporciona los mecanismos de protección necesarios V U onceptos generales (2) a memoria virtual ve a la memoria principal como una cache y al disco como el lugar donde realmente residen los programas/datos ransferencias en la jerarquía de memoria: emoria principal - Disco egistros ache Bloques emoria rincipal áginas Disco erminología Bloque de memoria virtual página Fallo de memoria virtual fallo de página Dirección virtual dirección física as direcciones que aparecen en los programas son direcciones virtuales Son traducidas a direcciones físicas por el U (memory management unit), combinación de hardware y software 68

35 4.4 V U spectos básicos de diseño lección del tamaño de página Valores típicos actuales: 4Kb-6 Kb. n nuevos sistemas: 32 Kb-64 Kb Q: Dónde puede ubicarse una página en la memoria principal? Ubicación de bloque Q2: ómo se encuentra una página si está en la memoria principal? dentificación del bloque Q3: Qué página debe reemplazarse en caso de fallo? Sustitución de bloque Q4: Qué ocurre en una escritura? strategias de escritura V U Q: Ubicación de páginas a penalización por fallo en la memoria virtual implica acceder al disco os tiempos de acceso a dispositivos de almacenamiento secundario actuales se encuentran en torno a de ciclos de reloj Un fallo de página tarda millones de ciclos en procesarse osibilidades en la organización de la memoria virtual: orrespondencia directa lgoritmo de ubicación sencillo roduce mas fallos de página (tasa de fallos alta) otalmente asociativa lgoritmo mas complicado roduce menos fallos de página (tasa de fallos baja) Siempre se elige la estrategia totalmente asociativa debido al alto coste de la penalización por fallo 70

36 4.4 V U Q2: dentificación de páginas ómo encontrar una página en la memoria física? xiste una correspondencia entre direcciones virtuales y direcciones físicas dentificación de página Virtual address Virtual page number age offset ranslation hysical page number age offset hysical address V U dentificación de página: abla de páginas () abla de páginas: ecanismo de traducción de direcciones virtuales a físicas ada programa tiene su tabla de páginas residente en memoria que se indexa con el número de página virtual para obtener la dirección de la página física Virtual page number Valid age table hysical page or disk address hysical memory 0 0 a tabla de páginas hace corresponder cada página de la memoria virtual a una página de la memoria física que estará en la memoria principal o en el disco. 0 Disk storage 72

37 4.4 V U dentificación de página: abla de páginas (2) raducción de direcciones: n este ejemplo amaño de página = 2 2 bytes = 4KB spacio de direcciones virtual = 2 32 bytes = 4GB spacio de direcciones físico = 2 30 bytes = GB úmero de entradas en la tabla de páginas = V U Q3: Sustitución de páginas Si el bit de validez de una página virtual es 0, se produce un fallo de página ratamiento de los fallos de página:. Se pasa el control al SO 2. Se busca la página en el disco 3. Se elige qué página de memoria reemplazar Siempre se utiliza el algoritmo U (l papel de SO) uando se inicia un programa, el SO crea espacio en el disco para todas las páginas virtuales ambién crea su correspondiente tabla de páginas Gestiona los fallos de página 74

38 4.4 V U Q4: strategias de escritura olítica de escritura ostescritura o write back. Otra política sería muy costosa. uando se sustituye una página el bit de modificación o sucio (dirty bit) indica si la página ha de ser actualizada en disco o no. Debe añadirse este bit a la tabla de páginas V U lección del tamaño de página a decisión del tamaño de página implica una solución de compromiso entre aquellos factores que favorecen una página mayor frente a los que favorecen una página más pequeña Ventajas de un tamaño de página grande enos páginas abla de páginas más pequeña ahorro de memoria ransferencia más eficiente Ventajas de un tamaño de página pequeño ejor aprovechamiento de la memoria por una menor fragmentación de la misma. a mayoría de los procesos son pequeños: una página grande implica un tiempo mayor para invocar el proceso. 76

39 4.4 V U raducción rápida de direcciones: B () ejora de la traducción de direcciones l tiempo de acceso a la tabla de páginas (almacenada en memoria principal) es excesivo: Un acceso para obtener la dirección física de memoria y otro para obtener el dato ejora: Basándonos en la localidad de las direcciones hacer uso de una cache especial para guardar la traducción de las direcciones más recientemente usadas Buffer de traducciones anticipadas (ranslation-ookaside Buffer o B) as traducciones más recientes se mantienen en una memoria especial (similar a una cache) de acceso rápido V U raducción rápida de direcciones: B (2) Virtual page number Valid a g B hysical page address structura ampo de etiqueta (tag) que almacena parte de la dirección virtual dentificador del proceso ampo de datos que almacena la Dirección física de la página Bits de validez y dirty Bits de protección 0 a ge table hysical page Valid or disk address hysical memory Disk storage étodo de ubicación de bloque otalmente asociativa 78

40 4.4 V U squema global de traducción de direcciones ecanismo global de traducción de direcciones en la jerarquía de memorias Fallo página rocesador raducción ache emoria rincipal Datos DV DF cierto cache Bloque Fallo cache ágina emoria Secundaria (Disco) DV: Dirección virtual DF: Dirección física ontrolador de cache: ransferencia por hardware Sistema Operativo: ransferencia por software V U squema global de traducción de direcciones: jemplo B y ache en un

41 4.4 V U ombinación de eventos en cache, B y memoria virtual aché B abla áginas s osible? acierto acierto acierto osible. cceso sin problemas. fallo acierto acierto osible. Si hay acierto en B no se comprueba en la tabla de páginas acierto fallo acierto osible fallo fallo acierto osible fallo fallo fallo osible. Fallo de página fallo acierto fallo mposible. o puede haber acierto en B si no está en memoria principal acierto acierto fallo mposible. o puede haber acierto en B si no está en memoria principal acierto fallo fallo mposible. o puede haber acierto en caché si el dato no está en memoria principal 8 4 Jerarquía de memorias: marco común ache emoria Virtual B Q Ubicación de bloque orrespondencia directa sociativa por conjuntos otalmente asociativa otalmente asociativa Q2 dentificación de bloque otalmente asociativa ndexar Búsqueda limitada abla separada de búsqueda (tabla de páginas) Búsqueda total Q3 Sustitución de bloque Búsqueda total U zar U U Q4 strategias de escritura scritura directa (write through) + ubicar en escritura ostescritura (write back) + no ubicar en escritura ostescritura (write back)