TEMA III - Interrupciones en Sistemas en Tiempo Real

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1 1 TEMA III - Interrupciones en Sistemas en Tiempo Real 3.1. Introducción Definición. Objetivo. Mecanismo básico. Ejemplo. Muestreo o polling Interrupciones Simples Componentes. Mecanismo. Ejemplo. Eliminación de rebotes. Borrado de interrupciones Interrupciones Múltiples Compartición de la línea de interrupción. Interrupciones anidadas. Enmascaramiento de Interrupciones. Interrupciones Jerarquizadas. Interrupciones Vectorizadas Controlador de Interrupciones i8259 Patillaje. Programación simplificada. Ejemplo de uso.

2 INTRODUCCIÓN Definición: Una interrupción es una indicación a un sistema informático de la ocurrencia de un evento, tanto exter como inter. Puesto que un Sistema en Tiempo Real tiene que responder a estímulos exters en tiempo finito y especificado (por definición), las interrupciones son u de sus componentes básicos en caso de implementarse mediante un sistema informático. Objetivo de las Interrupciones en un Sistema en Tiempo Real: -Permitir a un ordenador responder eficientemente a eventos, rmalmente exters, independientemente del código que está siendo ejecutado en ese momento. Mecanismo básico: instrucciones del programa Interrupción recibida Rutina de servicio de interrupción

3 3 Ejemplo de Sistema en Tiempo Real implementable con Interrupciones: pieza sensor ordenador pieza pulsador pulsador motor motor timbre operador -Proceso: cinta transportadora caja timbre 1.- Poner en marcha la cinta transportadora. 2.- Contar las piezas que vayan cayendo en la caja. 3.- Si el número de piezas llega a n: Detener la cinta transportadora Hacer sonar el timbre para avisar al operador e ir al paso Si el número de piezas llega a n, ir al paso Cuando el operador accione el pulsador, se irá de nuevo al paso 1.

4 4 Implementación con Muestreo (Polling): bucle A Inicio motor = 1 timbre = 0 cuenta = 0 pieza = 1? cuenta = cuenta + 1 bucle B cuenta < n? timbre = 1 motor = 0 pulsador = 0? -El sensor de piezas debe dar pulsos mayores que una pasada del bucle A y meres que una del B. -Los interruptores tienen rebotes. -La CPU se necesita para ninguna otra tarea. Inicio motor = 1 timbre = 0 cuenta = 0 pieza = 1? cuenta = cuenta + 1 cuenta < n? timbre = 1 motor = 0 espera rebotes pieza = 0? espera rebotes pulsador = 0?

5 INTERRUPCIONES SIMPLES -Solucionan los problemas del polling mediante una única línea de interrupción. CPU con interrupciones: -Tiene una línea de entrada de petición de interrupción (IR), rmalmente activa a nivel bajo. -Dispone de un bit inter de inhibición de interrupciones (I-bit), a 1 para inhibir la entrada IR. -Dispone de instrucciones máquina para actuar sobre el I-bit. -La petición de interrupción se traduce en la llamada a una rutina servidora de interrupción (ISR). -La CPU forma la dirección en memoria de comienzo de la ISR. Procesamiento de la interrupción (si I-bit es 0): 1.- La CPU termina de ejecutar la instrucción actual. 2.- Se guarda el estado de la CPU en la pila. 3.- Se deshabilitan las futuras interrupciones poniendo I-bit a Se carga en el contador del programa la dirección de comienzo de la ISR, con lo que se ejecuta. 5.- La ISR retorna mediante una instrucción especial de fin de interrupción (p.ej.: RETI). 6.- Se recupera el estado de la CPU de la pila. 7.- El programa interrumpido continúa por donde se quedó.

6 6 Ejemplo de Sistema en Tiempo Real implementable con Interrupciones Simples: pieza sensor pieza IR pulsador pulsador motor motor timbre operador cinta transportadora caja timbre

7 7 Inicio timbre = 0 Vector ISR = <dir> cuenta = 0 I-bit = 0 motor = 1 Programa principal Fin -La señal IR es activa a nivel bajo (cuando pieza=0), durante todo el tiempo. -La señal IR se memoriza ni se borra, es instantánea. -La eliminación de rebotes se realiza con espera de tiempo. -El programa principal realiza cualquier otra actividad. ISR Guardar Registros cuenta = cuenta + 1 cuenta < n? timbre = 1 motor = 0 espera rebotes pulsador = 0? pieza = 0? timbre = 0 espera rebotes Restaurar Registros cuenta = 0 motor = 1 Fin ISR

8 8 Eliminación de rebotes: -Existen circuitos específicos útiles para la eliminación de rebotes (p.ej.: 7474). A B R S R/C S/P x 0 1 ~ x 1 0 ~ -La amplitud del rebote debe ser mer que la distancia entre los dos contactos A/B. -Se elimina la necesidad de la espera de rebotes en el código.

9 9 Borrado de interrupciones: -Circuito de borrado de interrupciones: Vcc Clear R R A B (intr.) S 1 S 2 2 INTR -Crograma: Clear 1 S2 2 -La señal Clear permite borrar la interrupción ( 2 ) externamente. -Se memoriza la interrupción. La mantiene aún cuando ya terminó la señal de interrupción ( 1 ). -Posibilita la compartición de una única línea de interrupción por más de un circuito de solicitud. t

10 INTERRUPCIONES MÚLTIPLES Compartición de una línea de interrupción simple: pieza Vcc R R 1 2 S S Clear1 pieza IR pulsador Vcc R R 3 4 Clear2 pulsador motor Ordenador S S timbre

11 11 Inicio motor = 1 ISR Guardar Registros timbre = 0 pieza = 0? pulsador = 0? cuenta = 0 Clear1 = 1 Clear2 = 1 Vector ISR = <dir> Clear1 = 0 Clear1 = 1 cuenta = cuenta + 1 Clear2 = 0 Clear2 = 1 timbre = 0 cuenta = 0 error I-bit = 0 cuenta < n? motor = 1 Programa principal timbre = 1 motor = 0 Fin -Prioridad implícita en el código: prio(principal) < prio(pieza) = prio(pulsador). Restaurar Registros Fin ISR

12 12 Anidamiento de Interrupciones: -Supongamos tres tareas A, B, C, con prio(a) < prio(b) < prio(c). Inicio inicialización Proceso A ISR Guardar Registros evento 1 evento 2 Evento? Si prio(d) > prio(c) evento 3 Fin borrar evento 1 borrar evento 2 borrar evento 3 I-bit = 0 Proceso B Proceso C Proceso D Restaurar Registros Fin ISR

13 13 Enmascaramiento de Interrupciones: evento1 Vcc R R 1 2 S S Clear1 evento1 IR 1 2 registro de evento evento2 Vcc R R 3 4 S S Clear2 evento2 mask1 mask2 1 2 Ordenador registro de máscara

14 14 -Mecanismo de enmascaramiento: 1.- Al entrar en la ISR se almacena el registro de máscara en la pila. 2.- Se identifica el evento causante de la interrupción mediante el registro de evento. 3.- Se establece la máscara correspondiente al evento. 4.- Se borra la solicitud de interrupción correspondiente al evento. 5.- Se pone el I-bit a 0 para permitir interrupciones. 6.- Se ejecuta el proceso correspondiente al evento. 7.- Se deshabilitan las interrupciones (I-bit a 1). 8.- Se recupera el registro de máscara de la pila. 9.- Se retorna de la ISR.

15 15 Interrupciones Jerarquizadas: Antirrebotes + borrado evento1 Reset Clear registro de evento Set Antirrebotes + borrado 1 2 n Codificador de prioridad IR0 IR1 IR2 Comparador A>=B A B IR Ordenador eventon Reset Set Clear registro de nivel

16 16 -Mecanismo de interrupciones jerarquizadas: 1.- Al entrar en la ISR se almacena el registro de nivel en la pila. 2.- Se identifica el evento causante de la interrupción mediante el registro de evento. 3.- Se establece el registro de nivel al nivel correspondiente al evento. 4.- Se borra la solicitud de interrupción correspondiente al evento. 5.- Se pone el I-bit a 0 para permitir interrupciones de nivel superior o igual al actual. 6.- Se ejecuta el proceso correspondiente al evento. 7.- Se deshabilitan las interrupciones (I-bit a 1). 8.- Se recupera el registro de nivel de la pila y se establece como nuevo valor de nivel. 9.- Se retorna de la ISR.

17 17 Interrupciones Vectorizadas: Controlador de interrupciones IR1 IR2 INTR... IRn INT# Procesador Bus de datos -Facilitan la programación de múltiples rutinas de interrupción. -Se basan en una tabla de direcciones de ISRs en memoria, indexada por el número de interrupción (INT#). -Se necesita un controlador de interrupciones asociado a la CPU. -El controlador se ocupa habitualmente del borrado, enmascaramiento y jerarquización.

18 CONTROLADOR DE INTERRUPCIONES i8259 -Compatible con CPUs de Intel. -Controla hasta 8 líneas de interrupción. -Conectable en cascada hasta 64 líneas de interrupción. -Interrupciones vectorizadas de 8 bits. -Interrupciones jerarquizadas en 8 niveles de prioridad (IR 0 la más alta, IR 7 la más baja). -Enmascaramiento de interrupciones. -Modos de interrupción programables.

19 19 -IRR (Interrupt Request Register): almacena las señales de interrupción actualmente activas. -ISR (In-Service Register): almacena las señales de interrupción que están siendo servidas. -IMR (Interrupt Mask Register): almacena la máscara de interrupción de cada señal de interrupción (0-> inhibida, 1->inhibida). -El resolvedor de prioridades determina que señal de interrupción tiene la prioridad máxima en cada momento. -La señal INT lleva la indicación de interrupción hacia la CPU. -La señal INTA por parte de la CPU hace que el i8259 vuelque el vector de interrupción en el bus de datos. -La línea A 0 selecciona un registro (0- registro de inicialización y de lectura, 1- registro de enmascaramiento). -Las líneas CAS 0-2 portan un identificador de i8259 dentro de la cascada de i8259 conectados.

20 20 -Secuencia de funcionamiento rmal del i8259 con una CPU intel: 1.- Una o más líneas IR 0-7 se activan, almacenándose sus valores en el registro IRR. 2.- El i8259 evalúa la situación y envía, si es necesario, la señal INT a la CPU. 3.- La CPU recoce la señal respondiendo con la señal INTA. 4.- El i8259 selecciona la interrupción de prioridad mayor de las recibidas, poniendo el correspondiente bit de ISR a 1 y borrando el correspondiente bit de IRR. Además, si la interrupción viene de otro i8259 en cascada, vuelca el ID del otro chip por las líneas CAS 0-2. NOTA: si en este paso sigue activa la señal de interrupción IR, el i8259 actúa como si se hubiera producido la interrupción IR La CPU envía un segundo pulso por INTA. El i8259 responde volcando en el bus de datos el vector de interrupción. Este vector se forma de la siguiente manera: T 7 T 6 T 5 T 4 donde T 3-7 se establecen al programar inicialmente el i8259, e I 0-2 son el número de la línea de interrupción procesada. NOTA: si se produce una nueva interrupción, de alta prioridad, entre los dos pulsos INTA de la CPU, esa interrupción será servida hasta pasado un tiempo determinado por el hardware. 6.- Posteriormente el bit de ISR debe ser borrado por parte de la CPU. T 3 I 2 I 1 I 0

21 21 -Programación inicial del i8259: -Secuencia de hasta 4 escrituras en el registro 0 (A 0 =0) y en el 1 (A 0 =1): ICW1, ICW2, ICW3, ICW4. -LTIM selecciona si se aceptan interrupciones como flancos (edge triggered mode) o como niveles (level triggered mode). -SINGL a 1 indica que hay más i8259 conectados en cascada y por tanto sólo se necesitan 2 escrituras (ICW1 e ICW2). -IC4 indica que hay que realizar 4 escrituras (necesario si hay varios i8259 en cascada). Si está a 0, indica que sólo hay que realizar 2 ó 3 escrituras (ICW1, ICW2 y opcionalmente ICW3). -T 3-7 son los bits altos del vector de interrupción que el i8259 vuelca al bus de datos tras el recocimiento INTA.

22 22 -Establecimiento de máscaras en el i8259: -Se escribe sobre el registro 1 (A 0 =1) lo siguiente: M 7 M 6 M 5 M 4 donde M i es la máscara (1->inhibida, 0-> inhibida) de la línea de interrupción Ir i. Este dato será copiado en el registro IMR. M 3 M 2 M 1 M 0 -Borrado de interrupción (borrado del ISR): -Se envía al registro 0 (A 0 =0) el valor 0x20. -Lectura de los registros del i8259: -Lectura del IRR: se envía el valor 0x0A al registro 0 (A 0 =0) y se lee el contenido del registro 0. -Lectura del ISR: se envía el valor 0x0B al registro 0 (A 0 =0) y se lee el contenido del registro 0. -Lectura del IMR: se lee el contenido del registro 1 (A 0 =1).

23 23 -i8259: Ejemplo de aplicación: En un sistema de control de vuelo de un avión, existe una CPU encargada de mostrar al piloto diversas situaciones de emergencia. En particular, el avión dispone de dispositivos que permiten avisar ancronamente y por nivel ( por flanco) en las siguientes circunstancias (cada una asociada a una tabla de direcciones de ISRs de 4 bytes situada en la dirección 0x0000; la CPU toma el vector servido por el i8259, lo multiplica por 4 y coge una ISR de la tabla): a-nivel de combustible excesivamente bajo, b-altitud excesivamente baja, c-turbulencias de intensidad alta, d-grado de incumplimiento de horario de llegada alto. Se desea, mediante un i8259, conectar y programar un circuito que responda a estas situaciones dependiendo de su importancia (b>a>c>d). CPU D0-7 i8259 A 0-15 RD WR INTR INTA D 0-7 CS A 0 RD WR INT INTA IR 0 IR 1 IR 2 IR 3 IR 4 IR 5 IR 6 IR 7 d c a b

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