TEMA 4: SISTEMAS MULTIPROCESADOR (MEMORIA COMPARTIDA) BLOQUE 2 Arquitecturas de computación paralela

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1 TEMA 4: SISTEMAS MULTIPROCESADOR (MEMORIA COMPARTIDA) BLOQUE 2 Arquitecturas de computación paralela

2 2 CONTENIDOS DE LA UNIDAD 4.4 Diseño de arquitecturas de memoria compartida y compartida-distribuida. Modelo de programación para arquitecturas de memoria compartida. Soluciones para el problema de la consistencia. Soluciones para el problema de la sincronización. 1. Soluciones para el problema de la coherencia. 2. Ejemplos de arquitecturas reales.

3 3 1. Soluciones para el problema de la coherencia Al principio de este tema decíamos que algunas decisiones de diseño eran particulares de las arquitecturas de memoria compartida on-chip. Qué nivel de la jerarquía de memoria compartir. Cómo diseñar el chip multi-núcleo (cómo incluir todos los recursos en el chip). Pero que otras eran comunes a los sistemas on-chip y a los de gran escala.

4 4 1. Soluciones para el problema de la coherencia En el caso de las soluciones al problema de la coherencia, la evolución ha sido similar a la ocurrida en los grandes sistemas. Al principio las arquitecturas se diseñaron de memoria compartida pura y por lo tanto la coherencia se resolvía mediante protocolos de espionaje. Luego, al aumentar el número de núcleos, se ha pasado a arquitecturas de memoria compartidadistribuida por lo que lo lógico sería pasar a protocolos basados en directorio.

5 5 1. Soluciones para el problema de la coherencia Pero los diseñadores se han encontrado con un dilema: Los protocolos basados en espionaje son poco escalables, pero son rápidos. Especialmente si los fallos se resuelven entre las memorias caché. Los protocolos basados en directorio son mucho más escalables pero también más lentos. Se suelen necesitar tres ciclos completos de mensajes (three-hop) que no se pueden solapar para atender una petición de un procesador.

6 6 1. Soluciones para el problema de la coherencia La solución son los protocolos Source Snoop. Es un mecanismo híbrido. Lo habitual en los diseños actuales es que no haya un bus de medio compartido dentro del chip, sino redes basadas en conexiones punto a punto. Estas redes permiten hacer broadcast desde los procesadores que originan eventos y garantizan el espionaje. Pero hay que resolver explícitamente los problemas que en un snoopy tradicional resolvía el propio bus. Ordenación y resolución de conflictos.

7 7 1. Soluciones para el problema de la coherencia Este tipo de protocolos no se utilizan sólo dentro de los procesadores multi-núcleo. Coherencia intra-chip. Se comparte un nivel de la memoria caché. La red que conecta los procesadores está dentro del chip. Se utilizan también en las placas base que permiten que se conecten varios procesadores. Coherencia inter-chip. Se comparte la memoria principal. La red que conecta los procesadores es el bus del sistema.

8 8 1. Soluciones para el problema de la coherencia La solución para el problema de la coherencia son los protocolos de Source Snoopy, que funcionan exactamente igual que los Snoopy que ya hemos estudiado. Pero se basan en el envío de mensajes con técnicas de broadcast por redes que implementan conexiones punto a punto y que permiten a un procesador avisar a los demás de lo que quiere hacer. Compartida on-chip

9 9 1. Soluciones para el problema de la coherencia La solución también son los protocolos de Source Snoopy. Permiten hacer una adaptación bastante directa de los protocolos basados en directorio, utilizando también mensajes de tipo broadcast. Compartida -distribuida on-chip

10 10 1. Soluciones para el problema de la coherencia Para que los protocolos sean rápidos, se siguen resolviendo los fallos de memoria entre las cachés siempre que sea posible. El nodo Home es el propietario del bloque involucrado en un evento, el nodo Requester (local) es el que origina el evento y los nodos Peer (remotos) son todos aquellos que se pueden ver involucrados en la operación. Compartida -distribuida on-chip

11 11 1. Soluciones para el problema de la coherencia Estos protocolos funcionan siempre por invalidación. De nuevo el protocolo más sencillo se puede definir con tres estados para los bloques en las cachés (MSI) y con dos comandos (que son mensaje en este caso): RMiss y WMiss. Más las acciones correspondientes. Compartida -distribuida on-chip

12 P0 (peer) Fallo de lectura por el bloque B6 P1 (requester) 12 P2 (peer) P3 (home) I I I I S

13 13 1. Soluciones para el problema de la coherencia En este ejemplo, el procesador P1 avisa de su evento local a los dos nodos peer y también al nodo home. Como ninguna caché tiene copia del bloque que está pidiendo, el fallo lo resuelve la memoria del nodo home. Si fuera un fallo de escritura como el del siguiente ejemplo? Compartida -distribuida on-chip

14 P0 (peer) Fallo de escritura por el bloque B6 P1 (requester) 14 P2 (peer) P3 (home) S I I I I M

15 15 1. Soluciones para el problema de la coherencia En este ejemplo, el procesador P1 avisa de su evento local a los dos nodos peer y también al nodo home. El nodo que tiene copia del bloque le resuelve el fallo (con una acción de WB o Forward) y además, como ha visto que se va a realizar una escritura, invalida su copia del bloque. Compartida -distribuida on-chip

16 16 1. Soluciones para el problema de la coherencia Pero cómo sabe el procesador home que no le corresponde resolver el fallo? Y qué ocurriría si hubiera dos peticiones de escritura a la vez en dos nodos requester? Hay que complicar el protocolo de intercambio de mensajes para garantizar una ordenación de las escrituras y evitar los conflictos y redundancias: mensajes de acknowledge. Ya no es el arbitraje de un bus compartido el que lo resuelve o un directorio que lo gestione. Compartida -distribuida on-chip

17 P0 (peer) Fallo de escritura por el bloque B6 P1 (requester) 17 P2 (peer) P3 (home) I I I I M ESTRATEGIA 1

18 P0 (peer) Fallo de escritura por el bloque B6 P1 (requester) 18 P2 (peer) P3 (home) I I I I M ESTRATEGIA 2

19 19 1. Soluciones para el problema de la coherencia Es decir, en la estrategia 1 las confirmaciones van todas al nodo requester. Mientras que en la estrategia 2 las confirmaciones van todas al nodo home o propietario. Ambas estrategias resuelven los problemas planteados pero presentan distintos rendimientos en cuanto a velocidad y consumo de ancho de banda. Compartida -distribuida on-chip

20 20 1. Soluciones para el problema de la coherencia En cualquiera de los dos casos los intercambios de mensajes consumen mucho ancho de banda en las redes de las arquitecturas, por lo que no escalan bien por encima de cuatro núcleos o procesadores. Para evitar recurrir a los directorios, se incorporan los snoop filters a los diseños. Compartida -distribuida on-chip

21 21 1. Soluciones para el problema de la coherencia Son memorias caché (tablas) que permiten aislar unos segmentos de la red de otros en diferentes dominios de coherencia, de manera que almacenando las últimas operaciones realizadas deciden si propagar o no los mensajes. Pueden evitar entre un 20 y un 50% del tráfico generado por el protocolo de coherencia. Compartida -distribuida on-chip

22 22 1. Soluciones para el problema de la coherencia Estos filtros se pueden ubicar: Integrados junto con los controladores de coherencia. Dentro de los routers o switches que configuran la red de la arquitectura. Compartida -distribuida on-chip

23 23 2. Ejemplos de arquitecturas reales Intel Core i7 Basado en el núcleo de ejecución del Core 2 Duo. Pero modificando el Front End en profundidad para alimentar con instrucciones suficientes al procesador. Y añadiendo de nuevo hyperthreading. Que en los últimos diseños no se había incorporado por problemas con el consumo de potencia. Han salido al mercado diferentes diseños de esta arquitectura.

24 24 2. Ejemplos de arquitecturas reales Intel Core i7 Nehalem Sandy Bridge Ivy Bridge Haswell (22 nm)

25 25 2. Ejemplos de arquitecturas reales Intel Core i7 System on Chip (SoC) con los núcleos de procesador que se necesiten, controladores de memoria, memorias caché y links punto a punto de enlace con el exterior (QPI). Se rediseña para cada segmento de mercado. Primero homogéneo, luego heterogéneo.

26 26 2. Ejemplos de arquitecturas reales Intel Core i7 Sandy Bridge para desktop con cuatro cores

27 27 2. Ejemplos de arquitecturas reales Intel Core i7 Para el Sandy Bridge Intel diseñó una red propietaria con conexiones punto a punto en forma de anillo. En el Nehalem la conexión a la caché de nivel 3 compartida era el cuello de botella y en el nuevo diseño se añade la GPU compartiendo también esta memoria. Se trata de una red que incorpora cuatro anillos independientes de 32 B cada uno. Todos funcionando a la misma frecuencia que el procesador. Protocolos similares a los de QPI.

28 28 2. Ejemplos de arquitecturas reales Intel Core i7 Data ring Request ring Acknowledge ring Snoop ring

29 29 2. Ejemplos de arquitecturas reales Intel Core i7 La caché de nivel 3, que es el nivel de la jerarquía que se comparte, se divide en slices. Cada slice se asocia con un core del procesador, aunque todos los cores pueden acceder a todas las slices, cada uno se considera propietario de uno en concreto. Cada slice se gestiona independientemente: segmentado por separado, controlado por separado. Por lo tanto la filosofía de diseño es NUMA.

30 30 2. Ejemplos de arquitecturas reales Intel Core i7 Se trabaja en tres dominios dentro de la caché de nivel 3: Coherente, para los datos compartidos entre los cores. Coherencia resuelta por hardware, protocolo source snoopy MESIF. Semi-coherente para los datos compartidos entre los cores y la GPU. Coherencia resuelta por el driver gráfico. No coherente. Se especifica el dominio para cada conjunto de la caché.

31 31 2. Ejemplos de arquitecturas reales SGI Altix 4700 Servidor de la familia Altix de SGI diseñado como arquitectura de memoria compartida. Incluye procesadores Intel Itanium (arquitectura EPIC). Entre 8 y 1024 núcleos con hasta 128 TB de memoria compartida.

32 32 2. Ejemplos de arquitecturas reales SGI Altix 4700 La red de interconexión entre los diferentes procesadores es NUMAlink4. Topología estática en forma de fat-tree. 3.2 GB/s en cada sentido y 28 ns de latencia a nivel físico. La filosofía de diseño de esta arquitectura es NUMAflex. Arquitectura NUMA para proporcionar la escalabilidad deseada.

33 33 2. Ejemplos de arquitecturas reales SGI Altix 4700 Se basa en unos controladores hardware denominados SHUB (superhub). Encargados, por ejemplo, de la implementación del protocolo de coherencia de caché basado en directorio. Y también de la conexión con la red NUMAlink y de la conexión con el sistema de E/S. En general toda esta familia de servidores se diseña con una organización modular basada en Blades.

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35 35 2. Ejemplos de arquitecturas reales SGI Altix 4700 Aclaración: La mayor parte de sistemas HPC actuales se basan en el concepto de Blade, que no pertenece a un fabricante concreto ni implica un modelo de arquitectura concreto. Un Blade es una placa base que incorpora procesadores, memoria y buses/dispositivos de E/S. Pero no alimentación, dispositivos de red o de almacenamiento. Ni refrigeración. Por lo tanto, un servidor Blade por si mismo no se puede utilizar. Es necesario que vaya montado en un rack o chasis que incorpore estos componentes.

36 36 2. Ejemplos de arquitecturas reales SGI Altix 4700 En cada chasis se insertan varios Blades que los comparten. Existen Blades de propósito general y Blades de función específica, se suele encontrar de los dos tipos dentro de cada chasis. Este tipo de organización se orienta a: La reducción del espacio que ocupa el sistema. La minimización del consumo de potencia. La facilidad en el montaje y administración. Cableado y refrigeración. Mayor tolerancia a fallos (reducción de componentes mecánicos). Modificaciones en caliente.

37 37 =toc&pth=/sgi_enduser/altix4700_ug Ejemplo del SGI Altix 4700

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