Objetivos. Instituto Tecnológico de Costa Rica Escuela de Ingeniería Electrónica I SEMESTRE Contenido del Curso EL FLUJO DE DISEÑO O DIGITAL

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1 Objetivos OBJETIVO GENERAL Laboratorio de Diseño o de Sistemas Digitales EL-3312 Diseñar, simular, sintetizar e implementar sistemas digitales usando lenguajes de alto nivel para la descripción de hardware y las herramientas adecuadas para llevar dichas descripciones a un arreglo lógico programable (Logic Cell Array, LCA). OBJETIVOS ESPECÍFICOS Instituto Tecnológico de Costa Rica Escuela de Ingeniería Electrónica I SEMESTRE 2007 Diseñar jerárquicamente sistemas digitales usando el lenguaje de descripción de hardware Verilog. Programar, simular y sintetizar sistemas digitales descritos con Verilog sobre dispositivos programables de alta densidad. Demostrar en condiciones reales el funcionamiento de los sistemas digitales implementados. Contenido del Curso Introducción al flujo de de circuitos integrados con FPGAs. Introducción a los HDL y las herramientas de síntesis de hardware. circuitos y sistemas digitales descritos en Verilog, usando las herramientas de Mentor Graphics y Xilinx. Diseño, programación, síntesis e implementación de sistemas digitales en FPGA s descritos por medio de HDL Verilog. Desarrollo de máquinas de estados en Verilog, usando las herramientas de Mentor Graphics y Xilinx. Desarrollo e implementación de un circuito con interfaz de teclado PS/2 y despliegue de datos Diseño e implementación de una estructura de microprocesador multiciclo. EL FLUJO DE DISEÑO O DIGITAL Laboratorio de Diseño de Sistemas Digitales EL-3312 I SEMESTRE 2007

2 Por orden de realización Top-down Bottom-up Por grado de personalización Personalizado (Full custom) Basado en celdas estándar (standard cell-based) Basado en macro celdas (macrocells) Bloques de propiedad intelectual Basado en matrices (PLD, FPGA, PLA) Programables por máscara Matrices programables (FPGA, PLA) La secuencia de pasos específicos a seguir en la metodología se conoce como flujo de Personalizado (Full custom) Circuitos se diseñan uno a uno, totalmente personalizados Sólo aplicable a circuitos pequeños Busca alto rendimiento Mucho tiempo de elevado costo de Basado en celdas estándar (standard cell-based) Diseño basado en una biblioteca de celdas con circuitos lógicos básicos Aplicable a todo tamaño de circuito Reducción del tiempo de reducción del costo de Proceso semiautomático con ayuda de herramientas CAD-EDA de síntesis lógica y layout Biblioteca contienen celdas con diferentes capacidades de fan-in y fanout Compromiso entre área, consumo de potencia y velocidad de compuerta Basado en macro celdas (macrocells) También llamadas megaceldas 2 tipos: soft macros y hard macros Hard macros: personalizado de una función, implementación fija pero eventualmente parametrizada Soft macros: descripción de funcionalidad, pero sin una implementación física específica Bloques de propiedad intelectual Descripción funcional de circuitos de alta complejidad Ej.: microcontroladores, DSPs, etc. El usuario se encarga de la implementación física Basado en matrices (PLD, FPGA, PLA) Programables por máscara Obleas con matrices de transistores/celdas primitivas Personalización de interconexiones según funcionalidad deseada, completando el proceso de metalización de acuerdo con conexiones personalizadas Matrices preconectadas programables (FPGA, PLA)

3 Lógica Programable Basada en el principio de la suma de productos Reduce el tiempo y costo de prototipado Énfasis en la funcionalidad y no en detalles de fabricación Re a nivel de código, reducción de costo de re Sin tiempos de espera de fabricación (alrededor de 3 meses para un full custom o cell-based ASIC) Disminución de área con respecto a implementación discreta Dispositivos Programables PROM (Programmable read only memory) Matriz AND fija, matriz OR programable PAL (Programmable Array Logic) Matriz OR fija, matriz AND programable PLA (Programmable logic array) Matriz AND programable, matriz OR programable GAL (Generic Array Logic) Matriz AND reprogramable, matriz OR fija, lógica de salida programable, tanto secuencial como combinacional FPGA (Field Programmable Gate Array) Flujo básico b de o digital Flujo de o digital (2) Especificaciones de Front end postsíntesis Signalscan Waves Descripción HDL Simulación y verificación presíntesis Verilog VHDL V(HDL) Compiler Signalscan Waves Layout* (planeamiento, colocación y enrutamiento) Verificación y extracción de layout postlayout Physical Compiler Cadence Physical Compiler Prime Time Front end Back end Análisis de rendimiento y verificación formal Prime Time Power Compiler Formality Chip Finishing Entrega a la fábrica Cadence *Incluye síntesis de redes de distribución de reloj

4 Flujo de o digital (1) Flujo de o digital (2) Código RTL Verificación de Funcionalidad (Simulador Tecnológicas Requerimientos de Código GL Verilog de Verilog) Código HDL depurado Lógica Mapeo a biblioteca objetivo Análisis de Temporización (Synopsys Design Compiler) Netlist GL Verificación de funcionalidad de netlist Netlist verificada Netlist verificada tecnológicas Colocación y enrutamiento (Silicon Ensemble) Simulación de postlayout A síntesis Cumple requisitos de temporización Diseño optimizado Layout GDSII Cumplimiento de requerimientos? Extracción de elementos parásitos (Cadence DFII or SE) Retardos tecnológicas Entrega a fábrica Flujo de o FPGA Niveles de abstracción n y la síntesiss Definición de y jerarquía Simulación funcional Evaluación de estilo de código y características del sistema Especificaciones de Traducción Descripción física (layout) Restricciones de y optimización Evaluación de tamaño y rendimiento temporización Análisis de temporización estático Descripción funcional Descripción de comportamiento Optimización lógica Mapeo Descripción física (máscaras) Fabricación Colocación e interconexión Generación de Bitstream Creación de archivo PROM, ACE o JTAG Descarga y depuración Descripción a nivel de transferencia de registros Descripción a nivel de compuertas

5 Configuración n y pasos del script de síntesiss Diseño (RTL) (Synopsys Design Compiler) Script de sintetizador Set up library paths Analyze design Uniquify Define clocks Synthesize the design Save results Requerimientos de Elaborate design don t_touch on clocks/resets Create reports Gate-level netlist Simulación Biblioteca de simulación continúa Set WLM and operating cond. Constraint the design Configuración n y pasos del script de síntesiss Rutas de bibliotecas: rutas a bibliotecas objetivo y simbólicas Análisis de : búsqueda de errores de sintaxis Elaboración: Convierte la descripción de HDL a un formato específico de Synopsys utilizado para la síntesis Definir condiciones de carga y operación Uniquify: Crea una definición (nombre de módulo) para cada instancia del Definición de señales de reloj Especificar cuáles redes/módulos no deben ser sintetizados Sintetizar: definir estrategia de síntesis, ej: para area mínima o frecuencia máxima; optimización y mapeo a la biblioteca objetivo Guardar resultados y elaborar reportes

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