Cuál es la frecuencia de acceso de una memoria de acceso aleatorio con un tiempo de acceso de 80 nseg. y un tiempo de ciclo de 100 nseg.?.

Transcripción

1 Cuál es la frecuencia de acceso de una memoria de acceso aleatorio con un tiempo de acceso de nseg. y un tiempo de ciclo de nseg.?. f A Hz t 9 C seg Petición de lectura t A Información disponible t C Información restaurada Se pretende diseñar un de memoria de palabras de bits. Calcule el número tamaño de los decodificadores con organización: a) D. b) ½D. a) b) dirección Decodificador a Matriz de celdas x dirección Decodificador a R/W ' control Decodificador a Matriz de celdas x Dato de entrada Dato de salida R/W ' control Dato de entrada Dato de salida Arquitectura de Computadoras Ejercicios de Memoria RAM

2 Una de las situaciones más frecuentes con que se encuentra el ingeniero de sistemas digitales es esta: debe diseñar un sistema con unos requerimientos concretos; y los elementos con que cuenta no se ajustan a dichos requerimientos. Si la funcionalidad de los elementos disponibles fuera superior a la requerida, no habría ninguna dificultad añadida en el diseño. El único inconveniente sería estar infrautilizando unos elementos para unas funciones menos complejas de lo que serían capaces de realizar. Si esta funcionalidad es menor, debe estudiar cómo acoplar varios elementos de un mismo tipo para obtener un elemento con mayores capacidades. Se dispone de circuitos integrados de memoria RAM de x bits. Cuántos son necesarios para proporcionar una capacidad de memoria de palabras de bits?. Estructura de la memoria principal requerida: Estructura de los circuitos integrados disponibles: Bus de direcciones palabras de bits Bus de datos Bus de direcciones R/W ' palabras de bits Bus de datos Comenzaremos planteando estas dos ecuaciones: ) Nº de palabras MP (Nº de palabras en Memoria Principal ) Nº de filas * por circuito integrado palabras Nº de filas * Nº de filas por circuito integrado ) Longitud de palabra Longitud de palabra en Memoria Principal Nºde columnas * en circuito integrado bits bits en circuito integrado Nºde columnas * Nºde columnas A A 9 A A A A A A A A A Bus de direcciones A A A A A A A A x x x x x x x x x x x x A A 9 A D E C O D I F I C A D O R x x x x x x x x x x x x a x x x x x x x x Bus de datos Por no recargar el diagrama, no se han detallado las conexiones de las patillas R/ W. La selección de función debe ser la misma para todos los CIs. Por este motivo, todas las patillas R/ W deben estar conectadas a una línea común. Esta línea es parte del Bus de Control. Arquitectura de Computadoras Ejercicios de Memoria RAM

3 Sea un procesador que dispone de líneas de direcciones A -A. Para la construcción de su unidad de memoria se dispone de s de K palabras, utilizándose la línea A para la selección de cada (A es la línea menos significativa). En qué s residirán las direcciones hexadecimales C9 y CA?. MP (Nº de palabras en Memoria Principal ) Nº de filas * Nº de palabras por circuito integrado palabras por circuito integrado Nºde filas * Nºde filas Bus de direcciones A A A 9 A A A A A A A A A A A A 9 A A A A A A A A palabras A DECODIFICADOR a R/W ' palabras R/W ' Bus de datos Las sucesivas direcciones se distribuyen entre ambos s de esta forma: Dirección dentro del b b () () () () () (9) (C9) Por tanto la dirección C9 va al y la CA va al () () () () (A) (B) (CA) Arquitectura de Computadoras Ejercicios de Memoria RAM

4 Sea una memoria entrelazada de orden inferior con s de bytes cada uno y con es en la salida. El procesador emite la siguiente secuencia de direcciones físicas (en base ):,,, y. Cuántos ciclos de memoria son necesarios para completar dicha secuencia?. DF Módulo Dirección Latches en la salida con acceso simultáneo a los s. Módulo Módulo Módulo / T t = / T t T =T T = T =. T Son necesarios ciclos de acceso a memoria, uno para cada Cuando existen algunas direcciones iguales correspondientes a diferentes s, nos ahorramos algún ciclo. Existen dos direcciones iguales correspondientes a diferentes s: la y la. Arquitectura de Computadoras Ejercicios de Memoria RAM

5 Sea una memoria principal compuesta por s de palabras por. El procesador emite la siguiente secuencia de direcciones físicas (todas son peticiones de lectura): 9,,, y. Calcule el número de palabras por ciclo que se pueden leer: a) Con entrelazamiento de orden superior. b) Con entrelazamiento de orden inferior. a) Entrelazado de orden superior. Distribuimos en cada i; i M-, todas las direcciones consecutivas entre i n-m e (i+) n-m - Los m bits más significativos de cada dirección indican el y los restantes n-m determinan la posición. Ciclo º. 9, Ciclo º.,, 9 9 b) Entrelazado de orden inferior. Módulo de la forma i M- y dirección K M+i Si los cerrojos están a la salida, el proceso debe ser: 9 Ciclo º. 9 Ciclo º., Ciclo º., (iguales a las direcciones dentro de cada ) 9 Si los cerrojos están a la entrada, el proceso también puede ser: Ciclo º. 9, Ciclo º., Ciclo º. Arquitectura de Computadoras Ejercicios de Memoria RAM

6 Sea un sistema con una memoria principal compuesta por cuatro s de ocho bytes cada uno, mediante un esquema de entrelazamiento de orden inferior. El procesador emite la siguiente secuencia de direcciones físicas:,,,,,, y. Supongamos los dos siguientes casos: i. Latches en la salida. ii. Latches en la entrada. Construya el diagrama de tiempos de acceso a los s, analizando en cuál de los dos casos es más rápida la respuesta de la memoria con dicha secuencia. En el entrelazamiento de orden inferior los s consecutivos tienen direcciones de palabras consecutivas. Los m bits menos significativos se usan para seleccionar el. El resto, la dirección. dirección T t = / T i. Con Latches en la salida. Módulo Módulo Módulo Módulo Podrían estas dos posiciones ser accedidas en el mismo ciclo? En general no. Podría suceder que el primer acceso sea para lectura y el segundo para escritura. t Tiempo = T t=t T = T =.T ii. Con Latches en la entrada. Módulo Módulo Módulo Módulo t Tiempo = T t=t T = T =.T La estrategia más rápida es la de es en la entrada. Arquitectura de Computadoras Ejercicios de Memoria RAM

7 Sea un sistema con una memoria principal de Kbyte dividida en ocho s iguales mediante un esquema de entrelazamiento de orden inferior. Suponga que: La salida de un dato del sistema de memoria consume unidad temporal. El acceso a un consume unidades temporales. El procesador emite la siguiente secuencia de direcciones físicas:,,,,, 9,,,,,,,,,,,, y. Construya el diagrama de tiempos de acceso a los s en los dos siguientes casos: i. Latches en la salida. ii. Latches en la entrada. Direcciones en cada : =, es decir, bits para la posición dentro del. Dirección física Dirección Módulo Dirección Módulo 9 posición dentro del 9 número de i. Latches en la salida. Gestión a la entrada: en la entrada se selecciona una dirección de entre los diferentes s. Módulo Módulo Módulo 9 El acceso a los s es simultáneo. t Uno por cada leído en la anterior etapa Tiempo = 9 T + t = 9 u + u = unidades de tiempo. Arquitectura de Computadoras Ejercicios de Memoria RAM

8 ii. Latches en la entrada. Módulo Módulo Módulo 9 t El acceso a los s es retardado. Tiempo = T = u = unidades de tiempo. Arquitectura de Computadoras Ejercicios de Memoria RAM

9 Considere dos sistemas A y B cuya memoria principal está dividida en s idénticos y entrelazados según el esquema de orden inferior. Cada sistema posee cerrojos. En el sistema A están colocados en los buses de direcciones de los s. En el sistema B están colocados en los buses de datos (uno en cada bus). Ponga ejemplos de tres secuencias de peticiones de acceso a memoria de tal manera que el número de palabras accedidas por ciclo de memoria sea: a) Mayor en A que en B. b) Igual en A que en B. c) Menor en A que en B. Sistema A Módulo Sistema B Módulo Módulo Módulo Módulo Módulo El acceso a varias palabras en cada ciclo está permitido si: Sistema A: Las palabras están en s diferentes, en cualquier posición. Sistema B: Las palabras están en s diferentes, en la misma posición. a) A>B:,,, 9,,,,, b) A = B:,,,,,,,, o también, por ejemplo:,,,,, c) A < B: No es posible. Arquitectura de Computadoras 9 Ejercicios de Memoria RAM

10 Sea un sistema con una memoria principal de Kbyte compuesta por ocho siguales. El procesador emite la siguiente secuencia de direcciones físicas:,,,,,,,,,, 9 y. Trace el diagrama de tiempos de acceso a los s en cada uno de los tres casos siguientes: i. Esquema de entrelazamiento de orden superior. ii. Esquema de entrelazamiento de orden inferior con es en la salida. iii. Esquema de entrelazamiento de orden inferior con es en la entrada. i. bytes bytes = s bits por palabra DF 9 Módulo= DF Dirección Se da el caso de que hay diferentes s con iguales direcciones. Tiempo = ciclos de reloj. Módulo Módulo Módulo Módulo,, 9 Módulo direcciones dentro del mismo ciclos de memoria. ii. Entrelazamiento de orden inferior con es en la salida. Existe el riesgo de un conflicto de memoria por intentar acceder a s iguales. Módulo= DF 9 DF Dirección Se da el caso de que hay s distintos con las mismas direcciones. 9 / / / /9 / / / / / / / / T Tiempo=T. ciclos de memoria. T T T T t Arquitectura de Computadoras Ejercicios de Memoria RAM

11 iii. Entrelazamiento de orden inferior con es en la entrada. Siempre direcciones diferentes con s diferentes. Puede ocurrir un conflicto de memoria por intentar acceder a s iguales. DF 9 Dirección Módulo 9 T T T T t Tiempo = T t=t T = T =. T Dirección física 9 Orden inferior Dirección Módulo Módulo Dirección Orden superior Arquitectura de Computadoras Ejercicios de Memoria RAM