k 11 N. de publicación: ES k 51 Int. Cl. 5 : H03M 13/12

Transcripción

1 k 19 OFICINA ESPAÑOLA DE PATENTES Y MARCAS ESPAÑA k 11 N. de publicación: ES k 1 Int. Cl. : H03M 13/12 k 12 TRADUCCION DE PATENTE EUROPEA T3 k k k k 86 Número de solicitud europea: Fecha de presentación : Número de publicación de la solicitud: Fecha de publicación de la solicitud: k 4 Título: Codificador/decodificador corrector de error para instalación de transmisión numérica. kprioridad: FR k Titular/es: Alcatel Telspace, rue Noel Pons F Nanterre Cédex, FR k 4 Fecha de la publicación de la mención BOPI: k 72 Inventor/es: Kamanou, Pierre-François y Caquot, Christian k 4 Fecha de la publicación del folleto de patente: k 74 Agente: Gómez-Acebo y Pombo, J. Miguel Aviso: En el plazo de nueve meses a contar desde la fecha de publicación en el Boletín europeo de patentes, de la mención de concesión de la patente europea, cualquier persona podrá oponerse ante la Oficina Europea de Patentes a la patente concedida. La oposición deberá formularse por escrito y estar motivada; sólo se considerará como formulada una vez que se haya realizado el pago de la tasa de oposición (art 99.1 del Convenio sobre concesión de Patentes Europeas). Venta de fascículos: Oficina Española de Patentes y Marcas. C/Panamá, Madrid

2 DESCRIPCION La presente invención se refiere a un codificador/decodificador corrector de error para instalación de transmisión numérica en particular por haz hertziano. La traducción de un codificado corrector de error en los haces hertzianos numéricos utilizados en las transmisiones civiles tiene por objetivo corregir los errores aislados que provienen por ejemplo de los dispositivos de encendido de los vehículos automóviles. A fin de reducir lo mejor posible las perturbaciones entre canales, el aumento de caudal debido al codificado corrector de error no debe sobrepasar el 3% aproximadamente del caudal inicial que resulta del multiplexado del caudal principal, de las informaciones suplementarias de explotación y de mantenimiento, y de los trenes adicionales si existiesen. Solamente bajo esta condición pueden conservarse las características de filtrado de la cadena de transmisión del material que existen antes de la introducción de este codificado: entonces es posible, por simple intercambio de las tarjetas-trama solamente, pasar de una versión no codificada a una versión codificada del material. En estas aplicaciones, conviene pues elegir, entre los numerosos códigos correctores de error que existen en la literatura, un código corrector de error simple de bajo indice de redundancia. Además, es ventajoso, en este tipo de aplicación, utilizar un código corrector de error que sea ipso facto transparente a la ambigüedad de fase (lo que se materializa, como se sabe, por el hecho de que el complemento a 2 de una palabra del código pertenece también al código). Finalmente, es ventajoso que el código corrector de error elegido pueda ser aplicado a todos los haces hertzianos, independientemente del tipo de modulación utilizado: de 4, 16, 64, incluso 26 estados de fase. Todos estos imperativos han llevado a los inventores a elegir, entre los códigos correctores de error que existen en la literatura, el código de WYNER-ASH. Este código se describe por ejemplo en la obra del autor ruso ALEXANDRU SPATARU Fondements de la théoriedelatransmissionde l information publicada en Francia por las Presses Polytechniques Romandes, 1987, pp. 132 a 136. Otra publicación, de I.S. REED y T.K. Truong, que trata del código de Wyner-Ash se halla en IEE Proceedings for Communications, Radar & Signal, vol. 132, n 2, abril de 198, páginas 77-83: Error-Trellis Syndrome decoding techniques for convolutional codes. Se trata de un código convolutivo sistemático que permite corregir un error y uno solo en toda la longitud de tensión, independientemente de la posición que ocupe en un bloque. Sus tres parámetros: k (número de bits de información a la entrada del codificador), n (número de bits a la salida de este codificador), y m (orden de la memoria de retardo que comprende este codificador) se definen por las relaciones siguientes: k=2 p n=k+1 m=p+1 donde p es un número entero. En el caso considerado, se ha explicado anteriormente que el índice de redundancia del código no debe sobrepasar sensiblemente el 3%, lo que condiciona la elección de este número p. El cálculo muestra en estas condiciones que hay que elegir un entero p mayor o igual a. En partícular, si se elige p igual a, se obtiene un código para el cual k = 31 y n = 32, lo que da un índice de redundancia, aceptable, de 3,2%. Este código reviste tal forma que el bit de control Yi de un bloque de n bits que sale del codificador en el instante i se calcula en función de los otros k bits del mismo bloque en este instante i (Xi,1; X1, 2; Xi, 3;... ; Xik), en función de estos mismos otros k bits en el instante i - 1 (Xi - 1,1; Xi - 1,2;... ; Xi - 1,k), etc..., y (Xi - m,k), realizando la adición módulo 2 de todos los otros k bits presentes en los instantes i,i - 1,..., i - m, y afectados respectivamente cada uno por un coeficiente A, igual a cero o a uno, que se define por la matriz de generación del código. Este modo de calcular el bit de control Yi está esquematizado, para más claridad, en la figura 1 adjunta. En este esquema, los k bits (Xi, 1; Xi, 2 ;... ; Xi, k) que entran en el codificador en el instante i se han puesto en el lado izquierdo del dibujo, mientras que los (k + 1) bits (Xi, 1; Xi, 2 ;...; Xi,k; Yi) que salen de él que este mismo instante i se encuentran en el lado derecho de este dibujo. El bit de control Yi es la salida de un adicionador binario S1 que recibe a su vez los k bits de entrada, afectados cada uno respectivamente por un coeficiente A 1,1 ; A1, 2 ;...; A1, k, que es, siempre igual a 1, y que recibe la salida de una báscula de conteo B2. Esta báscula de conteo B2 recibe a su vez la salida de otro sumador binario S2. Las entradas de este sumador S2 están constituidas también, por una parte, por los k bits de entrada, afectados cada uno respectivamente por un coeficiente A2,1 ; A2,2 ;...; A2, k, que es igual a 0 ó1yque se define por la matriz de generación del código, y, por otra parte, por la salida de otra báscula de conteo B3, y así seguido hasta el adicionador módulo2 Sm,cuyasalidaestá conectada con la báscula de conteo Bm, y que recibe por su parte únicamente los k bits de entrada definidos anteriormente, afectados cada uno por un coeficiente respectivo Am,1 ; Am,2 ;...; Am, k, que es, aquí también, igual a 0 ó1yquesedefineporla matriz de generación del código, que es, pues, la siguiente: R1 = A1,1 A1,2... A1,k R2 = A2,1 A2,2... A2,k... Rm = Am,1 Am,2... Am,k ccon la observación de que los coeficientes de la primera fila R1 de esta matriz (A1,1 a A1,k) son todos iguales a 1.

3 La aplicación directa de este principio de codificado a las transmisiones numéricas mediantehaz hertziano requeriría, aguas arriba del codificador, una conversión serie-paralelo y, aguas abajo de este codificador, una conversión paralelo-serie, por el hecho de que el codificador de WYNWE- ASH es a priori un codificador paralelo, como se deduce con toda evidencia de la figura 1. Esto tendría por inconveniente una realización difícil y costosa. La invención pretende poner remedio a este inconveniente. Con este fin, se refiere a un dispositivo de codificado corrector de error para instalación de transmisión numérica en partícular para haz hertziano, utilizando este dispositivo un código corrector de error de Wyner-Ash cuyo número entero p anteriormente definido es por lo menos igual a (o sea; m por lo menos igual a 6). Este codificador utiliza m registro de defasado en serie, de los cuales al menos los p primeros comprenden cada uno n básculas, estando conectadas las salidas de las k primeras básculas del primero de estos registros de defasado con un primer circuito O EXCLUSIVO, estando conectadas las k primeras salidas del segundo registro de defasado con un segundo circuito O EXCLUSIVO si corresponden a un coeficiente (A2,1 ; A2,2 ;...; o A2,k) de la segunda fila de la matriz precitada de generación del código igual a 1, y no estando conectadas cuando corresponden a un coeficiente igual a 0, y así seguido hasta el m-ésimo registro de defasado, asociado a su vez de la misma manera con un m-ésimo circuito O EXCLUSIVO, estando conectadas las m salidas de estos m circuitos O EXCLUSIVOS todas con otro circuito O EXCLUSIVO cuya salida está aplicada a una de las dos entradas de un multiplexor de entrada del codificador, recibiendo este multiplexor en la otra de sus entradas las secuencias sucesivas constituidas cada una por k bit de información, seguidos de un espacio apto para recibir un bit de control, siendo la entrada de mando de este multiplexor una señal periódica que es apta para conectar su salida con el hilo de alimentación de los k bits de información durante el paso de estos k bits y con la salida de este otro circuito O EXCLUSIVO durante el espacio reservado para la inserción del bit de control, estando conectada esta salida del multiplexor, por una parte, con el primer registro de defasado y, por otra parte, con una báscula de sincronización cuya salida forma la salida de este codificador-serie de WYNER-ASH. La invención puede comprender también un codificador-serie, apto para ser utilizador en una instalación de transmisión numérica equipada con este codificador, comprendiendo este codificadorcorrector de error m registros de defasado en serie, entre los cuales los k primeros comprenden cada uno n básculas y el último comprende al menos n básculas, estando conectadas las entradas de las k últimas de éstas cada una con la salida de la báscula precedente por un circuito O EX- CLUSIVO respectivo igualmente conectado con una entrada exterior y siendo la última de estas básculas la báscula de salida del decodificador, estando conectadas las salidas de estos registros respectivamente con m circuitos O EXCLUSIVO exactamente de la misma forma que las relativas a los registros de defasado del codificador precitado, y estando conectadas las m salidas de estos circuitos O EXCLUSIVO de la misma forma con otro circuito O EXCLUSIVO, estando conectada la salida de este último, a través de una puerta que se ha hecho pasante por la señal periódica precitada (que acciona el multiplexor de entrada del codificador), con un circuito O EXCLUSIVO con dos entradas, estando constituida la otra entrada de este último circuito O EXCLUSIVO por el tren de sañales numéricas recibidas que se aplica al decodificador, y estando conectada su salida, por una parte, con la entrada del primer registro de defasado y, por otra parte, con un decodificador binario -decimal con el cual están conectadas también las salidas de los (p -1) primeros registros de defasado y que es validado por la señal de salida del p- ésimo registro de defasado a través de una puerta Y que recibe también al menos la señal periódica precitada, estando aplicadas las k primeras salidas de este decodificador binario-decimal (una de las cuales de la posición del error) respectivamentealasentradasexterioresprecitadasdelos circuitos O EXCLUSIVO que preceden cada uno a una de las k últimas básculas del último registro de defasado, con objeto de corregir el error que se encuentra momentáneamente almacenado en este registro, mientras que simultáneamente la señal de validación del decodificador binariodecimal se utiliza para efectuar la reposición a cero de la primera báscula de cada uno de los p primeros registros de defasado a fin de borrar los bits de síndrome que éstas contienen y que indican en conjunto la posición del error simultáneamente corregido. De todos modos, la invención se comprenderá bien, y sus ventajas y demás características se deducirán, mediante la descripción siguiente de un ejemplo no limitativo de realización de este codificador-decodificador serie de WYNER-ASH, con referencia al dibujo esquemático adjunto en el cual: - la figura 2 es un esquema del codificador; - la figura 3 es un esquema del decodificador; y - lafigura4esunesquemadeúltimo registro de defasado con el cual está equipadoeste decodificador. Refiriéndonos primero a la figura 2, este codificador-serie es aplicable al código WYNER- ASHparaelcualelnúmero entero p precitado es igual a, lo que da para este código un índice de redundancia del 3,2%. Los tres parámetros de este código son pues: k=2 p -1=31 n=k+1=32 m=p+1=6 Su matriz de generación está constituida por las seis filas R1 a R6 siguientes: R1: o sea, 31 veces el coeficiente 1 R2: 1 o sea, alternativamente un 1 y un 0 3

4 R3: o sea, series de dos 1 separadas por dos 0 R4: o sea, series de cuatro 1 separadas por cuatro 0 R: o sea, series de ocho 1 separadas por ocho 0 R6: o sea, una serie de dieciséis 1 seguida de quince 0. El codificador -serie comprende seis registros de defasado en serie, referenciado M1 a M6 en la figura 2. Se trata de registros de n básculas cada uno, o sea en este caso 32 básculas. Las salidas de las 31 primeras básculas del primerregistrom1están afectadas por coeficientes respectivos definidos por la primera fila R1 de la matriz de generación, y están como consecuencia todas conectadas con un primer circuito O EX- CLUSIVO XOR1. Del mismo modo, las 31 primeras salidas del segundo registro M2 están conectadas con un segundo circuito O EXCLUSIVO XOR2 cuando corresponden a un coeficiente de la fila R2 igual a 1, mientras que no están conectadas cuando corresponden a un coeficiente de esta fila R2 igual a 0, de manera que una de cada dos salidas está conectada finalmente con XOR2. Continuando de la misma manera hasta el último registro M6, se observa que la distribución de aquellas de las 31 primeras salidas de los registros siguientes M3 a M6 que están conectadas con un circuito O EXCLUSIVO, respectivamente XOR3aXOR6está definida por la distribución de los 1 en las filas respectivas R3 a R6 de la matriz: sucesivamente pues por grupos de dos salidas separados uno del otro por espacios de anchuras iguales a cuatro salidas, luego grupos de ocho separados por ocho unidades, después un solo bloque de dieciséis (referente a esto, es conveniente señalar que el último registro M6 puede ser un registro con 16 básculas, puesto que las 16 básculas siguientes no se utilizan de ninguna manera). Las seis salidas respectivas, 1 a 6, de los seis circuitos O EXCLUSIVOS XOR1 a XOR6 están todas conectadas con otro circuito O EXCLU- SIVO XOR cuya salida 7 está aplicada a la entrada 8 de un multiplexor 9 con dos entradas 8,, una salida 11, y una borna de mando 12 apta para conectar la borna 11 o bien con la borna o bien con la borna 8 según que la señal Sync que se le aplica tenga por valor respectivamente 0 ó 1. La borna recibe el tren de información IN, que está constituido por series de 31 bits de información separadas una de la otra cada vez por un espacio, preparado aguas arriba por el bloque de memoria intermedia y apto para recibir un extrabit de control. La señal Sync es igual a cero durante el paso de los 31 bits de información precipitados y pasa a 1 durante el espacio precitado, destinado a la inserción de un extra-bit de control. La salida 11 del multiplexor de entrada 9 está conectada, por una parte, con la entrada del primer registro de defasado M1, y está conectada, por otra parte, con una báscula D de sincronización 13 cuya salida 14 es la salida del codificador Como es evidente, los seis registros en cascada M1aM6ylabáscula 13 se sincronizan todos mediante la señal de reloj H del tren de información IN. El funcionamiento de este codificador es el siguiente: cuando se pone bajo tensión, todos los registros M1 a M6 se inicializan a cero. Esta inicialización permite explicar el funcionamiento del codificador, y ya no interviene más tarde puesto que el codificador no será válido sino después del paso de los 192 primeros bits, como se verá acon- tinuación. Se supone que la inicialización termina cuando la señal Sync es activada a 1 (duración del impulso Sync: un período de reloj H). El comienzo del mensaje a codificar corresponde entonces al frente descendente de este impulso Sync, cuyo retorno al nivel 0 activa entonces, por intermedio del multiplexor de entrada 9, la recepción de los datos en el registro M1. Después del paso de una primera secuencia de 31 bits, la señal Sync vuelve a pasar a 1 durante el período de reloj: la salida 11 del multiplexor 9 se conecta entonces con la entrada 8, es decir con la salida 7 del circuito XOR. Teniendo los circuitos XOR2 a XOR6 sus salidas a cero, resulta que la señal que se inserta al 32 golpe de reloj en la primera básula de regitro M1 es la adición módulo 2 de los 31 primeros bits de información entrados anteriormente en el registro. Esta señal da pues el bit de control. Este proceso continúa hasta que los seis registros M1 a M6 están íntegramente llenados, lo que ocurre después de los 192 primeros golpes de reloj después de la inicialización. Sólo en este momento, el codificador de WYNER-ASH es efectivamente operatorio, ya que los bits de control que se insertan cada 31 bits en el mensaje que sale en serie de la báscula 13 se calculan entonces conforme a la matriz de codificado (materializada por las conexiones R1 a R), y con arreglo al esquema de la figura 1 explicado anteriormente: finalmente se trata de un codificador en realidad donde los trenes entan en serie en, salen en serie en 14, pero donde el codificado se realiza en paralelo por medio de las seis memorias M1 a M6 y de sus circuitos asociados. Después del paso de los 192 primeros golpes de reloj, el retardo en el codificador es finalmente sólo un período de reloj, debiéndose este retardo alabáscula de sincronización 13. Refiriéndonos a las figuras 3 y 4 que dan el esquema del decodificador-serie asociado, por el lado de la recepción con el codificador de emisión dela figura 2, es forzoso constatar que este decodificador se parece en parte al codificador de la figura 2, en particular por la presencia de seis registros de defasado en serie M1 a M y M 6, entre los cuales: - loscincoprimerosm1amsonidénticos a los registros M1 a M del codificador y están conectados de la misma forma con circuitos O EXCLUSIVO XOR1 a XOR, que están a su vez conectados de la misma manera con otro circuito O EXCLUSIVO XOR; -elúltimo registro M 6, que está represen-

5 tado detalladamente en la figura 4, es particular: si bien tiene sus sesis primeras salidas conectadas con el circuito XOR6, a su vez conectado con XOR, comprende, en cambio, 33 básculas D1 a D33, de las cuales las 31 últimas (D3 a D33) tienen sus entradas conectadas cada una con la salida de la báscula precedente (D2 a D32) por un circuito O EXCLUSIVO respectivo C3 a C33, que esté conectado igualmente con una entrada exterior, respectivamente ER31 a ER1, que, como se verá más adelante, representa eventualmente la dirección del bit erróneoacorregir;lasalida1delaúltima báscula es la salida del decodificador, mientras que, claro está, todas las básculas de los registros M1 a M 6 reciben la señal de reloj H precitada. La salida 7 del circuito XOR está conectada con una puerta Y 16, cuya otra entrada recibe la señal Sync precitada, y cuya salida 17 está conectada con una primera entrada de un circuito O EXCLUSIVO 18 que recibe igualmente, en su otra entrada 19, el tren de informaciones numéricas a decodificar: la borna 19 constituye pues la entrada del decodificador. La salida del circuito 18 está conectada, por una parte, con la entrada del primer registro de defasado M1 y, por otra parte, a través de una báscula D21 que también recibe el reloj H, con la primera de las cinco entradas 22 a 26 de un convertidor binario-decimal 27. Las salidas 28 a 31 delosregistrosm1am4(o,dichodeotromodo, las entradas de los registros M2 a M) están conectadas respectivamente con las entradas 23 a 26 de este convertidos binario-decimal 27, a través de la básculas D respectivas 33 a 36, sincronizadas ellas también por la señal de reloj H. Las 31 últimas salidas ER31 a ER1 del convertidor 27 están conectadas con las entradas exteriores precipitadas de los circuitos O EXCLU- SIVOSC3aC33(véase la figura 4) incluidos en el registro M 6. La salida 32 del registro M está conectada con una puerta 37, que recibe igualmente la señal Sync precitada así como eventualmente una señal exterior B1 de orden de bloqueo de corrección. La salida 38 de esta puerta 37 está conectada con una báscula D39, sincronizada ella también por el relojh.lasalidadelabáscula 39 proporciona, por una parte, en 42 una señal de validación del convertidor binario-decimal 27 y, por otra parte, un 41 una señal de reposición a cero de la primera báscula de cada uno de los registros M1 a M. El funcionamiento de este codificador-serie de WYNER-ASH es el siguiente: Cuando se reciben los 31 primeros bits de información en la entrada 19, la señal Sync estáalnivel 0, de manera que la puerta 16 está cerrada y las señales en 19 son transmitidas en hacia el primer registro de defasado M1, llenando las 31 primeras básculas del mismo. Cuando llega el 32 bit, se sabe que se trata del bit de control. La señal Sync pasa pues al nivel 1, lo que abre la puerta 16. A consecuencia, otro bit de control calculado por el circuito XOR1 se aplica en 17 a la puerta O EXCLUSIVO 18 al mismo tiempo que el bit de control recibido, que se aplica en 19. En sale pues lo que se denomina un bit de síndrome, que es igual a cero si el bit de control recibido es idéntico al nuevo bit de control calculado de nuevo, y que es igual a 1 en el caso contrario. En otros términos, un bit de síndrome igual a 1 indica la presencia de un error en el mensaje recibido. Este bit de síndrome, pues, se inscribe entonces en la primera báscula del registro M1. Supongámoslo igual a cero, dejando que se llenen de la misma forma todos los registros hasta el registro M 6 por bloques de 31 bits de información precedidos de un bit de síndrome. El decodificador está entonces dispuesto para funcionar. Supongamos ahora que aparece un error en la primera secuencia siguiente de 32 bits recibida a la entrada del registro M1. Cuando esta secuencia he llenado este registro M1, hay detección de un error puesto que el bit calculado en la salida de XOR es necesariamente diferente del bit de control recibido: el bit de síndrome que entra en la primera báscula de M1 es pues igual a 1. Esta secuencia errónea llena entonces el bloquem2. Elbitdesíndrome calculado es igual a 1 si el error se encuentra en uno de los hilos que están conectados con el circuito XOR2, y es igual a cero en el caso contrario, y así seguido hasta elregistrom. Seveinmediatamenteque,habida cuenta de la distribución de los coeficientes 1 y 0 sobre las filas R1 a R de la matriz, estos cincos bits calculados corresponden al codificado binario de la posición del error: si el error está, por ejemplo, en novena posición en la secuencia de 31 bits de información, la posición de los bits de síndrome será lasiguiente: 001 lo que corresponde realmente a la representación binaria del número 9. Cuando los 31 bits de la secuencia errónea han entrado en el registro M 6, el bit de síndrome (igual a 1) de esta secuencia se aplica a la vez a la primera báscula D1 del registro M 6 y a la puerta Y 37, que se encuentra entonces abierta por el hecho de que la señal Sync también ha pasado a 1 y que la señal BI no está enelestado0, lo que indicaría una orden exterior de bloqueo de corrección. El nivel 1 que sale en 38 se registra entonces en la báscula 39, como por otro lado se registran en este momento los cinco bits de síndrome en, 28, 29, y 31 en la báscula D respectivas 21, 33, 34, 3 y 36, siendo estos cinco bits de síndrome la representación binaria de la posición del error en la secuencia registrada ahora en el bloque M 6. Al golpe de reloj siguiente, el convertidor binario-decimal 27 es validado por la salida de la báscula 39, mientras se le aplican las salidas 22 a 26 de las otras cinco básculas D. Los 31 últimos hilos de salida del circuito 27 son aplicados respectivamente, por el bus 43, a las entradas ER1 a ER31 de los circuitos adicionadores C33 a C3 (figura 4), de manera que la salida activada del circuito 27, que representa la posición decimal del error, va a corregir, por intermedio del

6 circuito O EXCLUSIVO correspondiente, el error en la báscula del registro M 6 donde se encuentra. Hay que señalar que, como se ve en la figura 3, el hilo de la izquierda en la salida del circuito 27 no está conectado, ya que correspondería a un error en el bit de control, que desde luego no se corrige puesto que no presenta ya ningún interés alasalidadeldecodificador. Al mismo tiempo, las primeras básculas de los registros M1 a M se vuelven a poner a cero por el nivel 1 que se encuentra en el hilo 41, con objeto de borrar los cinco bits de síndrome para no provocar una corrección inoportuna por estos bits de síndrome: estos últimos, que indican la posición de error, deben ser borrados para no provocar de nuevo correcciones de error no justificadas. La secuencia rectificada sale finalmente en 1, con un retardo en el decodificador igual a 193 golpes de reloj. Está claro que este funcionamiento viene a ser posible por el hecho de que, por definición, el código no puede corregir sino un solo error en toda la longitud de tensión (192 bits). El proceso vuelve a empezar entonces, y con- 1 tinúa indefinidamente, con la posibilidad de corregir un error en cada longitud de tensión de 192 bits. Es conveniente señalar que el codificador y el decodificador tiene una estructura bastante próxima. En consecuencia, un bloque codificador/decodificador de WYNER-ASH que pudiese realizar las dos funciones podría ser desarrollado en un circuito predifuso del tipo ASIC. Este módulo puede adaptarse así fácilmente a las tramas en las modulaciones MDP4, MAQ16, MAQ64 y MAQ26, tratando independientemente cada tren. Como es evidente, la invención no se limita al ejemplo de realización que acaba de ser descrito. Así, las básculas 21, 33 a 36, 39 y D33, cuya utilidad reside en que permiten efectuar todo el cálculo en dos golpes de reloj en lugar de uno solo así como en que permiten una sincronización de la señal, podrían haber sido omitidas en otras condiciones tecnológicas, y el registro M 6, acortado en consecuencia

7 REIVINDICACIONES 1. Dispositivo de codificado/decodificado de error para instalación de transmisión numérica, utilizando este dispositivo un código corrector de error de WYNER-ASH cuyo orden m de la memoria de retardo es al menos igual a 6, siendo los otros dos parámetros del código: k(númerodebitsdeinformación a la entrada) = 2 p -1 n(número de bits a la salida) = k + 1 conm=p+1, caracterizado porque está equipadoconuncodificador que comprende m registro de defasado (M1 a M6) en serie, de los cuales al menos los p primeros (M1 a M) comprenden cada uno n básculas, estando conectadas las salidas de las k primeras básculas del primero (M1) de estos registros de defasado con un primer circuito O EXCLUSIVO (XOR1), estando conectadas las k primeras salidas del segundo registro de defasado (M2) con un segundo circuito O EXCLUSIVO (XOR2) si corresponden a un coeficiente (A2,1 ; A2,2;...; A2,k) de la segunda fila (R2) de la matriz de generación del código igual a 1, y no estando conectadas cuando corresponden a un coeficiente igual a 0, y así seguido hasta el m-ésimo registro de defasado (M6), asociado a su vez de la misma forma con un m-ésimo circuito O EX- CLUSIVO (XOR6), estando conectadas las m salidas (1 a 6) de estos m circuitos O EXCLUSIVO (XOR1aXOR6)conotrocircuitoOEXCLU- SIVO (XOR) cuya salida (7) está aplicada a una (8) de las dos entradas de un multiplexor (9) de entrada del codificador, recibiendo este multiplexor en su otra entrada () las secuencias sucesivas constituidas cada una por k bits de información, seguidos de un espacio apto para recibir un bit de control, siendo la entrada de mando (12) de este multiplexor (9) una señal periódica (Sync) que es apta para conectar su salida (11) con el hilo de alimentación () de los k bits de información durante el paso de estos k bits y con la salida de este otro circuito O EXCLUSIVO (XOR) durante el espacio reservado para la inserción del bit de control, estando conectada esta salida (11) del multiplexor (9), por una parte, con el primer registro de defasado (M1) y, por otra parte, con una báscula de sincronización (13) cuya salida (14) forma la salida de este codificador-serie de WYNER-ASH. 2. Dispositivo de codificado/decodificado corrector de error según la reivindicación 1, caracterizado porque está equipado con un decodificador-corrector de error que también comprende m registros de defasado (M1 a M 6) en serie, entre los cuales los k primeros (M1 a M) comprenden cada uno n básculas y el último (M 6) comprende al menos n básculas de las cuales las k últimas (D3 a D33) tienen sus entradas conectadas cada una con la salida de la báscula precedente (D2 a D32) por un circuito O EX- CLUSIVO respectivo (C3 a C33) conectado igualmente con una entrada exterior (ER31 a ER1) y de las cuales la última báscula (D33) es la báscula de salida del decodificador, estando conectadas las salidas de estos registros (M1 a M 6) respectivamente con m circuitos O EXCLUSIVO (XOR axor6)exactamentedelamismaformaquelas relativas a los registros de defasado (M1 a M6) del codificador, y estando conectadas las m salidas de estos circuitos O EXCLUSIVO de la misma forma con otro circuito O EXCLUSIVO (XOR), estando conetada la salida de este último, a través de una puerta (16) que se ha hecho pasante por la señal periódica (Sync) precitada, con un circuito O EXCLUSIVO (18) con dos entradas (17, 19), estando constituida la otra entrada (19) de este último circuito (18) por el tren de señales numéricas recibidas que se aplica al decodificador, y estando conectada su salida (), por una parte, con la entrada del primer registro de defasado (M1) y, por otra parte, con un convertidor binario-decimal (27) con el cual están conectadas también las salidas de los (p-1) primeros registros de defasado (M1 a M4) y que es validado por la señal de salida (32) de p -ésimo registro de defasado (M) a través de una puerta (37) de validación que recibe también al menos dicha señal periódica (Sync), estando aplicadas las k primeras salidas (ER1 a ER31) de este convertidor binario-decimal (una de las cuales de la posición del error) respectivamente a las entradas exteriores precitadas de los circuitos O EX- CLUSIVOS (C33 a C3) que preceden cada uno a una de las k últimas básculas (D33 a D3) del último registro de defasado (M 6), con objeto de corregir el error que se encuentra almacenado momentáneamente en este registro (M 6), mientras se utiliza simultáneamente la señal () de validación del convertidor binario-decimal (27) para efectuar la reposición a cero de la primera báscula de cada uno de los p primeros registros de defasado a fin de borrar los bits de síndrome que éstas contienen y que indican en conjunto la posición del error corregido simultáneamente. 3. Dispositivo de codificado/decodificado de error según la reivindicación 2, caracterizado porque la puerta de validación (37) recibe también una señal exterior (B1) de bloqueo de corrección. 4. Dispositivo de codificado/decodificado de error según una de las reivindicaciones 2 ó 3,caracterizado porque la señal de validación (38) ylasseñales (, 28 a 31) de indicación de la dirección del error se aplican al convertidor binariodecimal a través de una báscula D respectiva (39, 21, 33 a 36). NOTA INFORMATIVA: Conforme a la reserva del art del Convenio de Patentes Europeas (CPE) y a la Disposición Transitoria del RD 2424/1986, de de octubre, relativo a la aplicación del Convenio de Patente Europea, las patentes europeas que designen a España y solicitadas antes del , no producirán ningún efecto en España en la medida en que confieran protección a productos químicos y farmacéuticos como tales. Esta información no prejuzga que la patente esté o no incluída en la mencionada reserva. 7

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