Procesadores aritméticos. Ejercicios

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1 UNIVERSITAT POLITÈCNICA DE CATALUNYA ESCOLA UNIVERSITÀRIA POLITÈCNICA DE VILANOVA I LA GELTRÚ Procesadores aritméticos. Ejercicios DEPARTAMENT: Arquitectura de Computadors ESPECIALITAT: Iformàtica de Gestió

2 PROBLEMA 1 a) E u sistema complemeto a la base 3, obteer los vectores de 5 dígitos terarios que represeta a los cuatro valores eteros (e base diez) siguietes: -120; -67; +72; +125 PROBLEMA 2 Queremos costruir u circuito aritmético capaz de sumar m úmeros aturales de bits. a) Cuátos bits hace falta (e fució de m y ) para represetar el valor de esa suma?. b) La primera parte del diseño cosiste e costruir u circuito capaz de sumar ua columa cualquiera (la i-esima). Para el caso particular de m=7 os propoe 3 estructuras alterativas, que so las de la figura 1. Se pide justificar cual(es) es(so) corecta(s). Si hay más de ua razoar vetajas. S1a S1b S1c c) La seguda parte del diseño cosiste e costruir u circuito capaz de sumar los m úmeros aturales de bits, usado circuitos S1 corectos más otros 8 s. Para el csao particular de m=7 y =4 os propoe 3 estructuras alterativas, que so las siguietes. Se pide Justificar cual(es) es (so) corectas(s). Si hay más de ua razoar vetajas.

3 S1 S1 S1 S1 S2a S1 S1 S1 S1 S2b S1 S1 S1 S1 S2c

4 PROBLEMA 3 X es la codificació e complemeto a dos C 2 co bits de u úmero etero x. Y es la codificació e biario co bits de u úmero atural y. Se desea calcular el úmero z=x+y. Respode razoadamete a las cuestioes siguietes: a) Cuátos bits so ecesarios como míimo para codificar el úmero z e complemeto a 2 Ca2? b) Diseña u circuito para obteer la codificació e complemeto a dos Ca2 de z=x+y utilizado u sumador de aturales e biario de bits como el mostrado e la figura y el míimo hardware adicioal ecesario. A B C out ADD C i PROBLEMA 4 Se desea diseñar ua uidad aritmética que realice las siguietes operacioes: Si F=1 etoces z= x - y Si F=0 etoces z= x-y Tato los operados (x, y) como el resultado (z) está represatados e complemetos a dos (Ca2) co bits (mediate xe,ye,ze respectivamete). E la figura se muestra u diagrama de bloques del diseño, dode todos los bloques so circuitos combiacioales. Se pide: 1.- El dibujo del diseño de cada uo de los bloques(excepto para los bloques O.V.F y cotrol) para el caso particular =4. Diseño co coste total míimo. Además idicar cuales so las señales a1, a2 y a3 que determia (juto co F) el valor de las señales de cotrol (k1, k2,...,k5) y obteer las expresioes booleaas para las señales de cotrol (k1, k2,...,k5). El tipo y coste de los elemetos que se puede utilizar so los siguiete: TIPO COSTE POR UNIDAD Puertas lógicas co 2 etrada (ad, or, ot, xor) 1 Half Adders 2 Multiplexores de 2 etradas de 1 bit cada ua 3 Full Adders 3 Decodificadores de 4 a 2 4 Comparadores biarios de 4 bits 5 S

5 2.- Obteer la expresió booleaa de la señal de salida del bloque O.V.F., que co valor I idica que ze o represeta al resultado correcto z, es decir, que el resultado z o puede represetarse e complemeto a dos co bits. x e y e k 1 A B k 2 C k 3 a 1 a 2 a 3 O.V.F. D k 4 Cotro E k 5 z e k 1 k 2 k 3 k 4 k 5 PROBLEMA 5 Respoder a las siguiete pregutas sobre u sistema de umeració co base fija egativa (r<0) y co u cojuto de dígitos D= {0, 1,..., r -1}. Como ya sabéis e u sistema co base fija r el vector de dígitos X=X -1, X -2,...,X 1, X 0 represeta el úmero -1 Y= Σ X i r i i=0 a) Cuál es el rago (cojuto de úmeros represetables) de este sistema para r=-2 y =8?. b) Cómo se obtiee el vector de dígitos X que represeta a u úmero x, e este sistema?. c) Cual es la represetació del úmero 29 para r=-2?. Y cuál es el úmero míimo de dígitos ecesarios para represetarlo?. d) Cuál es el úmero míimo de dígitos que debe teer la represetació correcta del valor x+1 si el úmero x está represetado por dígitos? PROBLEMA 6 Diseñar u sistema combiacioal para calcular a = (3/4) b - c co u error meor que la uidad, si los operados y el resultado tiee valores eteros e el rago [-31,31] y está represetados e el sistema complemeto a uo. Icluir ua señal de overflow.

6 Utilizar los siguietes compoetes: U sumador de aturales de ocho bits. U sumador de aturales de seis bits. Seis puertas OR-EXCUSIVA de dos etradas Dos iversores y Ua puerta AND de dos etradas. Especificar cada bit de las etradas y salidas de los compoetes. PROBLEMA 7 Sigui el circuit de la figura: X Y N O Z C out ADD S C out 1 o N (egatiu), Z (zero), O (overflow) i C out (carry) só els codis de codició. a) Suposem que X i Y só les represetacios e complemet de 2 dels eters x i y respectivamet. Determieu l expressió boolea per la codició eter x < eter y b) Suposem ara que X i Y só les represetacios dels aturals x i y. Quia és l expressió boolea per la codició atural x atural y? PROBLEMA 8 Sigui x i y dos eters represetats e complemet de 2 complemet de 1 respectivamet, amb vectors de bits. Volem calcular z = x + y utilitzat sumadors de bits. Es demaa el dissey del circuit e dos casos: a) El resultat de la suma, z, es represeta e complemet de 2. b) El resultat de la suma, z, es represeta e complemet de 1. JUSTIFIQUEU LA RESPOSTA. No cal que disseyeu la lògica de Overflow. PROBLEMA 9 E alguos modos de direccioamieto de u computador se requiere operar co u úmero atural (ej.: direccioes) y u úmero etero (ej.: ídice). Esta posibilidad requiere u sumador que efectúe directamete la suma de dos vectores de bits, dode uo de ellos represeta u úmero atural y el otro vector de bits represeta u úmero etero codificado e complemeto a dos.

7 RESPONDER JUSTIFICADAMENTE A LAS SIGUIENTES PREGUNTAS a) Demostrar que el algoritmo utilizado para sumar dos úmeros aturales o dos úmeros eteros codificados e complemeto a dos es válido para sumar u atural y u etero z e = (x e + y e ) mod 2 dode el subídice e idica valor explícito. b) Supoer que e la istrucció se dispoe de 4 bits (Y 3, Y 2, Y 1, Y 0 ) para especificar el ídice, que la direcció se almacea e u registro de 8 bits (X 7, X 6, X 5, X 4, X 3, X 2, X 1, X 0 ) y que se dispoe de u sumador de 8 bits. Idicar qué vectores de 8 bits debe sumarse. c) La ALU del procesador determia los bits de codició supoiedo que los úmeros se represeta e complemeto a dos. Alguas veces debe compararse direccioes para determiar el setido de u salto. La operació de resta que se efectua e la ALU es equivalete a la especificada e el siguiete diagrama: X Y SUMADOR DE bits 1 N O Z C Z Idicar cuál de los bits de codició (N: egativo, O: desbordamieto, Z: cero, C: acarreo) debe cosultarse para la codició mayor (X > Y) o meor ( X < Y). NOTA: añadiedo u bit al vector de bits, que especifica la direcció, se estaría codificado la direcció e complemeto a dos.