UD.-5. Circuitos secuenciales: análisis y diseño de registros y de contadores.

Transcripción

1 UD.-5. Circuitos secuenciales: análisis y diseño de registros y de contadores. José Gorjón Índice Objetivos. Introducción. Análisis de registros de almacenamiento. Análisis de registros de desplazamiento. Circuitos de aplicación con registros. Análisis de circuitos contadores y divisores de frecuencia asíncronos con biestables integrados. Análisis de circuitos contadores y divisores de frecuencia síncronos con biestables integrados. Programmable Logic Design (PLD) 1

2 Objetivos. Registros de almacenamiento. Registros de desplazamientos. Contador en anillo y Johnson. Circuitos contadores, con biestables. Circuitos divisores de frecuencia. Circuitos contadores asíncronos. Circuitos contadores síncronos. Clasificación de los registros Registros de almacenamiento Por Flanco Por latch Registros de desplazamiento Entrada serie/salida serie Entrada paralelo/salida paralelo Entrada paralelo/salida serie Entrada serie/salida paralelo 2

3 Registros de almacenamiento Por Flanco Por Latch Registro de almacenamiento con biestables por flanco. 3

4 Registro de almacenamiento con biestables por latch y 7477 Registros de desplazamiento. Shift Register Entrada serie /salida serie. Entrada paralelo / salida serie. Entrada paralelo / salida paralelo. Entrada serie /salida paralelo. 4

5 Entrada serie /salida serie. Entrada serie / salida paralelo? Registro de desplazamiento E.Serie/S.Serie y E.Serie/S.Paralelo 5

6 Registro E.Serie/S.Serie 7491 Registro Entradas Serie/Salida Paralelo

7 Entrada paralelo / salida paralelo. Entrada serie /salida paralelo. Registro E.Paralelo/S.Serie

8 Registro E.Serie/S.Serie E.Paralelo/S.Serie Registros Universales

9 Registro Universal 7495 Desplazamiento serie izquierda con el

10 Símbolo del registro universal Diagrama lógico del

11 Tabla de funcionamiento del Cronograma de funcionamiento del

12 Circuitos de Aplicación con Registros. Contador en Anillo. Contador Johnson. Contador en anillo de 5 bits 12

13 Contador Johnson de 5 bits 13

14 Diagrama de bloques de un contador y un divisor de frecuencia. Contadores asíncronos 14

15 Contador Incremental (flip-flop T) Contador Decremental (flip-flop T) 15

16 Circuito contador binario de módulo 16 Cronograma de funcionamiento del contador binario de módulo 16 16

17 Retardo de propagación al pasar del estado 1111 al 0000 Cronograma de funcionamiento con tiempos de retardo. 17

18 Contador binario descendente de módulo 16. Cronograma de funcionamiento del contador binario descendente de módulo

19 Contador Up-Down de modulo 8 Contador Up-Down de modulo 8 mejorado. 19

20 Contador BCD asíncrono Cronograma del contador asíncrono BCD. 20

21 Dado electrónico con biestables J-K. Contadores síncronos. 21

22 Contador de 4 bits Contador sincrono (Flip-flop T) 22

23 Contador 4 bits (Flip-flop D) Contador con carga paralelo 23

24 Ejercicios.- Contador BCD síncrono. Dado electrónico con biestables J-K síncrono. El

25 Cronograma de funcionamiento del Contador de 0 a 999 con C.I conexión asíncrona 25

26 Contador de 0 a 9999 con C.I conexión síncrona o propagación anticipada Contador de 0 a 999 con C.I conexión seudoasíncrona. 26

27 El Cronograma de funcionamiento del

28 Dado electrónico realizado con el Programmable Logic Design (PLDs) PAL PLA PLD CPLD FPGAs JOSE GORJON

29 UD-6 y 7 Circuitos Secuenciales. Simple PLA JOSE GORJON 1-69 UD-6 y 7 Circuitos Secuenciales. PAL versus PLA JOSE GORJON

30 UD-6 y 7 Circuitos Secuenciales. SPLD Architectures (PAL) JOSE GORJON 1-71 UD-6 y 7 Circuitos Secuenciales. Programmable Logic - PLD Programmable AND plane Fixed OR plane Registered outputs (flipflops) JOSE GORJON

31 UD-6 y 7 Circuitos Secuenciales. Macrocélula de una AMD 22V10 JOSE GORJON 1-73 UD-6 y 7 Circuitos Secuenciales. CPLD Architecture JOSE GORJON

32 UD-6 y 7 Circuitos Secuenciales. JOSE GORJON 1-75 UD-6 y 7 Circuitos Secuenciales. JOSE GORJON

33 UD-6 y 7 Circuitos Secuenciales. FPGA Architecture JOSE GORJON 1-77 UD-6 y 7 Circuitos Secuenciales. SRAM y OTP Logic Cell JOSE GORJON

34 UD-6 y 7 Circuitos Secuenciales. Categories of FPGAs SRAM based Volatile configuration ( lost when power off) Need external support to download configuration data Easier to reconfigure Antifuse Nonvolatile configuration Faster than SRAM based No reconfiguration EEPROM EPROM JOSE GORJON 1-79 UD-6 y 7 Circuitos Secuenciales. Packages JOSE GORJON