Compuerta OR-Exclusiva y descripción estructural. Oscar Alvarado Nava. 16-Primavera, mayo de 2016
|
|
- María Soledad Cabrera Santos
- hace 7 años
- Vistas:
Transcripción
1 Diseño Lógico Compuerta OR-Exclusiva y descripción estructural Oscar Alvarado Nava oan@correo.azc.uam.mx Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana, Unidad Azcapotzalco 16-Primavera, mayo de 2016 Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 1/36
2 Contenido Compuerta OR-Exclusiva 1 Compuerta OR-Exclusiva Función lógica 2 Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 2/36
3 Disyunción inclusiva Compuerta OR-Exclusiva Función lógica Una disyunción lógica simbolizada como (disyunción inclusiva) entre dos proposiciones es un conector lógico cuyo valor de la verdad resulta en falso sólo si ambas proposiciones son falsas, y en cierto de cualquier otra forma Esta disyunción lógica se conoce como OR y sigue la siguiente tabla de verdad x y f Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 3/36
4 Disyunción exclusiva Compuerta OR-Exclusiva Función lógica La disyunción exclusiva simbolizada como es un tipo de disyunción lógica de dos operandos que es verdad si solo un operando es verdadero pero no ambos Esta disyunción lógica se conoce como OR-Exclusiva o XOR y sigue la siguiente tabla de verdad x y f Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 4/36
5 Tabla de verdad de la XOR Función lógica x y f La función lógica XOR será verdadera si una, y solo una de las entradas es verdadera La función lógica XOR será falsa si ambas variables son falsas o si ambas variables son verdaderas Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 5/36
6 Otros usos de la XOR Función lógica x y f La XOR también representa la función de la desigualdad, es decir, la salida es verdadera si las entradas no son iguales, de otro modo el resultado es falso La XOR también se puede ver como adición módulo 2 (sin acarreo de salida) Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 6/36
7 Ecuación de Boole de la XOR Función lógica x y f Si se toman los minitérminos de la tabla de verdad se tiene f (x, y) = m(1, 2) La ecuación de Boole resultante es f (x, y) = x y + x y Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 7/36
8 Función lógica Implementación de la funcionalidad XOR Utilizando la representación en compuertas de las funciones lógicas básicas (AND, OR y NOT) se puede construir la compuerta lógica XOR Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 8/36
9 Función lógica Circuito lógico de la funcionalidad XOR Ecuación de Boole f (x, y) = x y + x y x y f Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 9/36
10 Símbolo de la compuerta XOR Función lógica Debido al uso extensivo de esta funcionalidad, se le asignó un símbolo para representarlo en circuitos lógicos a través de compuertas x y f Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 10/36
11 Tipos de descripción Compuerta OR-Exclusiva La función XOR se puede describir a través del lenguaje VHDL de tres formas Por medio del operador lógico xor Por medio de una ecuación concurrente con operadores básicos not, and, or Por medio del alambrado de compuertas lógicas descritas previamente: descripción estructural Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 11/36
12 Consideraciones Compuerta OR-Exclusiva Para todos los casos la entidad será la misma El nombre de la entidad compxor2 Dos puertos de entrada x y y y un puerto de salida f Debido a que la entidad será la misma y lo único que cambiaremos en cada versión será la funcionalidad, el circuito de pruebas test bench será el mismo para todas las versiones Las versiones de operador y sentencia concurrente, se analizarán y enlazarán los archivos compxor2.vhdl y tb compxo2.vhdl Para la versión estructural será necesario analizar y enlazar compnot1.vhdl, compor2.vhdl, compand2.vhdl, compxor2.vhdl y tb compxor2.vhdl Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 12/36
13 Directorios de trabajo o proyectos Crearemos un directorio general llamado xor donde se colocarán las versiones Subdirectorio op contendrá la versión hecha por el operador Subdirectorio sc contendrá la versión hecha por una sentencia concurrente Subdirectorio es contendrá la versión hecha de manera estructural Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 13/36
14 Entidad de una compuerta compxor2 x y compxor2 f 1 -- Diseno Logico, Oscar Alvarado Nava 2 -- Compuerta XOR de dos entradas 3 entity compxor2 is 4 port ( 5 x:in bit ; 6 y:in bit ; 7 f: out bit 8 ); 9 end entity compxor2 ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 14/36
15 Descripción a través del operador xor 1 -- Diseno Logico, Oscar Alvarado Nava 2 -- Compuerta XOR de dos entradas. Archivo : compxor2. vhdl 3 entity compxor2 is 4 port ( 5 x:in bit ; 6 y:in bit ; 7 f: out bit 8 ); 9 end entity compxor2 ; architecture beh of compxor2 is 12 begin sentencia concurrente utilizando el operador xor 15 f <= x xor y; end architecture beh ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 15/36
16 Esquema del test bench tb_compxor2 botonx botony x y compxor2 f ledf Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 16/36
17 Diagrama de tiempos Compuerta OR-Exclusiva 0ns 10ns 20ns 30ns 40ns 50ns 60ns 70ns 80ns botony botonx ledf Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 17/36
18 Descripción del test bench (1/2) 1 -- Diseno Logico, Oscar Alvarado Nava 2 -- test bench para compuerta XOR de dos entradas. Archivo : tb_compxor2. vhdl 3 entity tb_compxor2 is 4 end entity tb_compxor2 ; 5 6 architecture beh of tb_compxor2 is 7 component compxor2 is 8 port ( 9 x:in bit ; 10 y:in bit ; 11 f: out bit 12 ); 13 end component compxor2 ; 14 signal botonx : bit := 0 ; 15 signal botony : bit := 0 ; 16 signal ledf : bit ; begin 19 u0: compxor2 20 port map ( 21 x=>botonx, 22 y=>botony, 23 f=> ledf 24 ); Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 18/36
19 Descripción del test bench (2/2) 25 estimuloy : process --proceso para y 26 begin 27 wait for 10 ns; 28 botony <= 1 ; 29 wait for 10 ns; 30 botony <= 0 ; 31 end process estimuloy ; estimulox : process --proceso para x 34 begin 35 wait for 20 ns; 36 botonx <= 1 ; 37 wait for 20 ns; 38 botonx <= 0 ; 39 end process estimulox ; end architecture beh ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 19/36
20 Directorio de trabajo y edición oskr@kro: $ mkdir xor oskr@kro: $ cd xor oskr@kro: /xor$ mkdir op oskr@kro: /xor$ cd op oskr@kro: /xor/op$ gedit compxor2.vhdl oskr@kro: /xor/op$ gedit tb compxor2.vhdl Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 20/36
21 Análisis, enlazado, ejecución y resultados oskr@kro: /xor/op$ ghdl -a compxor2.vhdl oskr@kro: /xor/op$ ghdl -a tb compxor2.vhdl oskr@kro: /xor/op$ ghdl -e tb compxor2 oskr@kro: /xor/op$./tb compxor2 --stop-time=100ns --vcd=tb compxor2.vcd oskr@kro: /xor/op$ gtkwave tb compxor2.vcd Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 21/36
22 Ecuación de Boole y sentencia de VHDL Ecuación de Boole f (x, y) = x y + x y Sentencia en VHDL f <= (not x and y) or (x and not y); Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 22/36
23 Descripción a través sentencia concurrente 1 -- Diseno Logico, Oscar Alvarado Nava 2 -- Compuerta XOR de dos entradas. Archivo : compxor2. vhdl 3 entity compxor2 is 4 port ( 5 x:in bit ; 6 y:in bit ; 7 f: out bit 8 ); 9 end entity compxor2 ; architecture beh of compxor2 is 12 begin sentencia concurrente 14 f <= ( not x and y) or (x and not y); end architecture beh ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 23/36
24 Directorio de trabajo para versión de sentencia concurrente /xor$ mkdir sc /xor$ ls sc op /xor$ cd sc /xor/sc$ gedit compxor2.vhdl /xor/sc$ gedit tb compxor2.vhdl Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 24/36
25 Análisis, enlazado, ejecución y resultados oskr@kro: /xor/sc$ ghdl -a compxor2.vhdl oskr@kro: /xor/sc$ ghdl -a tb compxor2.vhdl oskr@kro: /xor/sc$ ghdl -e tb compxor2 oskr@kro: /xor/sc$./tb compxor2 --stop-time=100ns --vcd=tb compxor2.vcd oskr@kro: /xor/sc$ gtkwave tb compxor2.vcd Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 25/36
26 Diagrama de nodos para la descripción estructural x y a1 a0 u0 x u1 compnot1 compnot1 f a2 a3 u2 compand2 x y u3 compand2 x y f f a4 a5 u4 compor2 x y f f x f Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 26/36
27 Descripción de la compuerta NOT de un entrada 1 -- Diseno Logico, Oscar Alvarado Nava 2 -- compuerta NOT de una entrada. Archivo : compnot1. vhdl 3 entity compnot1 is 4 port ( 5 x:in bit ; 6 f: out bit 7 ); 8 end entity compnot1 ; 9 architecture beh of compnot1 is 10 begin sentencias concurrentes 12 f <= not x; 13 end architecture beh ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 27/36
28 Descripción de la compuerta AND de dos entradas 1 -- Diseno Logico, Oscar Alvarado Nava 2 -- compuerta AND de dos entradas. Archivo : compand2. vhdl 3 entity compand2 is 4 port ( 5 x:in bit ; 6 y:in bit ; 7 f: out bit 8 ); 9 end entity compand2 ; 10 architecture beh of compand2 is 11 begin sentencias concurrentes 13 f <= x and y; 14 end architecture beh ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 28/36
29 Descripción de la compuerta OR de dos entradas 1 -- Diseno Logico, Oscar Alvarado Nava 2 -- compuerta OR de dos entradas. Archivo : compor2. vhdl 3 entity compor2 is 4 port ( 5 x:in bit ; 6 y:in bit ; 7 f: out bit 8 ); 9 end entity compor2 ; 10 architecture beh of compor2 is 11 begin sentencias concurrentes 13 f <= x or y; 14 end architecture beh ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 29/36
30 Estructural (1/3) Compuerta OR-Exclusiva 1 -- Diseno Logico, 16 -I, Oscar Alvarado Nava 2 -- Sumador completo. Archivo : compxor2. vhdl 3 entity compxor2 is 4 port ( 5 x:in bit ; 6 y:in bit ; 7 f: out bit 8 ); 9 end entity compxor2 ; 10 architecture beh of compxor2 is 11 component compnot1 is 12 port ( 13 x:in bit ; 14 f: out bit 15 ); 16 end component compnot1 ; 17 component compand2 is 18 port ( 19 x:in bit ; 20 y:in bit ; 21 f: out bit 22 ); 23 end component compand2 ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 30/36
31 Estructural (2/3) Compuerta OR-Exclusiva 24 component compor2 is 25 port ( 26 x:in bit ; 27 y:in bit ; 28 f: out bit 29 ); 30 end component compor2 ; 31 signal a0,a1,a2,a3,a4,a5,a6:bit ; 32 begin 33 a0 <=x; 34 a1 <=y; 35 u0: compnot1 36 port map ( 37 x=>a0, 38 f=>a2 39 ); 40 u1: compnot1 41 port map ( 42 x=>a1, 43 f=>a3 44 ); Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 31/36
32 Estructural (3/3) Compuerta OR-Exclusiva 45 u2: compand2 46 port map ( 47 x=>a2, 48 y=>a1, 49 f=>a4 50 ); 51 u3: compand2 52 port map ( 53 x=>a0, 54 y=>a3, 55 f=>a5 56 ); 57 u4: compor2 58 port map ( 59 x=>a4, 60 y=>a5, 61 f=>f 62 ); 63 end architecture beh ; Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 32/36
33 Directorio de trabajo y edición oskr@kro: /xor$ ls ec op oskr@kro: /xor$ mkdir es oskr@kro: /xor$ cd es oskr@kro: /xor/es$ gedit compxor2.vhdl oskr@kro: /xor/es$ gedit tb compxor2.vhdl Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 33/36
34 Análisis, enlazado, ejecución y resultados oskr@kro: /xor/es$ ghdl -a compnot1.vhdl oskr@kro: /xor/es$ ghdl -a compand2.vhdl oskr@kro: /xor/es$ ghdl -a compor2.vhdl oskr@kro: /xor/es$ ghdl -a compxor2.vhdl oskr@kro: /xor/es$ ghdl -a tb compxor2.vhdl oskr@kro: /xor/es$ ghdl -e tb compxor2 oskr@kro: /xor/es$./tb compxor2 --stop-time=100ns --vcd=tb compxor2.vcd oskr@kro: /xor/es$ gtkwave tb compxor2.vcd Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 34/36
35 Reglas y dependencias de compilación y enlazado 1 # Reglas y dependecias para compilar compxor2. Archivo : Makefile 2 all : tb_compxor2 3 4 tb_compxor2 : compnot1.o compand2.o compor2.o compxor2.o tb_compxor2.o 5 ghdl -e tb_compxor2 6./ tb_compxor2 --stop -time =100ns --vcd=tb_compxor2.vcd 7 gtkwave tb_compxor2. vcd 8 9 compxor2.o: compxor2.vhdl 10 ghdl -a compxor2. vhdl compand2.o: compand2.vhdl 13 ghdl -a compand2. vhdl compor2.o: compor2.vhdl 16 ghdl -a compor2. vhdl compnot1.o: compnot1.vhdl 19 ghdl -a compnot1. vhdl tb_compxor2.o: tb_compxor2.vhdl 22 ghdl -a tb_compxor2. vhdl clean : 25 rm *.o *. cf *. vcd tb_compxor2 Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 35/36
36 Análisis, enlazado, ejecución y resultados oskr@kro: /xor/es$ make Oscar Alvarado Nava UAM Azcapotzalco Compuerta OR-Exclusiva y descripción estructural 36/36
Laboratorio de Arquitectura de Computadoras, 17-Primavera Mayo de Oscar Alvarado Nava. Práctica I. Simulación de compuertas lógicas básicas
Objetivos Práctica I Simulación de compuertas lógicas básicas Utilizar el compilador GDHL y el visualizador de ondas GTKWave, para la simulación uncional de las compuertas lógicas NOT, OR y AND. Describir
Más detallesLaboratorio de Arquitectura de Computadoras
Laboratorio de Arquitectura de Computadoras Estándar IEEE 1164 de VHDL Oscar Alvarado Nava oan@azc.uam.mx Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana,
Más detallesLaboratorio de Arquitectura de Computadoras
Laboratorio de Arquitectura de Computadoras Estándar IEEE 1164 de VHDL y ALU TTL-74381 Oscar Alvarado Nava oan@azc.uam.mx Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad
Más detalles4.4. Métodos de diseño
4.4. Métodos de diseño 4.4.1. Estilo estructural Es la descripción estructural en la que se descompone en los componentes del sistema y se indican sus interconexiones. Cada subcircuito se denomina component.
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2017, Primera Semana
Solución al examen de Junio 2017, Primera Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4 y x5 entre los instantes
Más detallesLaboratorio de Arquitectura de Computadoras
Laboratorio de Arquitectura de Computadoras CPU de cuatro instrucciones Oscar Alvarado Nava oan@azc.uam.mx Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana,
Más detalles4. SUMADORES EN BINARIO PURO (I)
TEMA 3: SISTEMAS ARITMÉTICOS Introducción y objetivos (3). Representación y codificación de la información (4-7) 2. Sistemas numéricos posicionales. Binario, hexadecimal, octal, y BCD. (8-33) 3. Números
Más detallesEstructura de VHDL. Sistemas Digitales Avanzados. Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero. Oct Feb.
Estructura de VHDL Sistemas Digitales Avanzados Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero Oct. 2014 - Feb. 2015 Sistemas Digitales Avanzados (UTPL) IET Oct. 2014 - Feb. 2015
Más detallesSistemas Digitales - Examen temas 1, 2 y 3 - (6 de Abril 2016)
EXAMEN RESUELTO Problema-. Modelo-B (Calificación puntos) Se quiere diseñar un circuito digital, tal que, dado un número en código octal de una sola cifra en su entrada, este circuito: ) Indique, si el
Más detallesSistemas Digitales - Examen temas 1, 2 y 3 - (6 de Abril 2016)
Sistemas Digitales - Examen temas, 2 y 3 - (6 de Abril 206) EXAMEN RESUELTO Problema-. Modelo-A (Calificación 0 puntos) Se quiere diseñar un circuito digital, tal que, dado un número en código octal de
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al examen de Septiembre 2016
Solución al examen de Septiembre 2016 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3 y x4 entre los instantes 0 y 100 ns.
Más detallesINTRODUCCIÓN AL LENGUAJE VHDL PARA CIRCUITOS
INTRODUCCIÓN AL LENGUAJE VHDL PARA CIRCUITOS COMBINACIONALES UNIDAD VI Diseño Digital HLD Opción de diseño para sistemas electrónicos elaborados. Integrar más dispositivos en un circuito integrado. VHDL
Más detallesPRUEBA DE ENTRADA NOMBRE : FECHA: / /2005 CÓDIGO : LAB. Nº: 4 HORARIO: H-441
CÓDIGO : LAB. Nº: 4 HORARIO: H-441 1. Con sumadores completos de 1 bit, elabore un circuito que obtenga el valor absoluto de un número en complemento a 2 de 4 bits. La salida tendrá 4 bits sin signo. (2
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 4
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 4 PREGUNTA (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales in, in2, s, s2,
Más detallesTema 4 - Bloques combinacionales
- Bloques combinacionales Eduardo Rodríguez Martínez Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana Unidad Azcapotzalco Email: erm@correo.azc.uam.mx
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2013, Segunda Semana
Solución al examen de Junio 2013, Segunda Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4, x5 entre los instantes
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 8
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 8 PREGUNTA 1 (3 puntos) Escriba en VHDL, de las formas que se detallan a continuación, la architecture que describe el comportamiento
Más detallesPRACTICA 6: CIRCUITOS ARITMETICOS: SUMADORES Y RESTADORES.
PRACTICA 6: CIRCUITOS ARITMETICOS: SUMADORES Y RESTADORES. Sumadores básicos: Los sumadores son muy importantes no solamente en las computadoras, sino en muchos pos de sistemas digitales en los que se
Más detallesCódigo concurrente en VHDL [5]
Código concurrente en VHDL [5] Lab. Sistemas Digitales Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero Oct. 2014 - Feb. 2015 Lab. Sistemas Digitales (UTPL) IET Oct. 2014 - Feb. 2015
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 10
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 10 PREGUNTA 1 (1.5 puntos) Dibuje el diagrama conceptual correspondiente a: 1.a) (0.75 puntos) Las sentencias if anidadas siguientes:
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 6
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 6 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x, z1,z2 y
Más detallesElectrónica Básica. Introducción. Electrónica Digital. José Ramón Sendra Sendra Dpto. de Ingeniería Electrónica y Automática ULPGC
Electrónica Básica Introducción Electrónica Digital José Ramón Sendra Sendra Dpto. de Ingeniería Electrónica y Automática ULPGC INTRODUCCIÓN Estructura típica de un sistema digital 2 Analog A/D TDS D/A
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Junio de 2017
Solución al Trabajo Práctico - Junio de 2017 EJERCICIO 1 Se desea diseñar un circuito digital que implemente las funciones F y G cuya tabla de verdad se muestra a continuación, que dependen de las tres
Más detallesSimulación avanzada con TestBench en HDL. Ing. Andrés Miguel Airabella. Ing. Facundo Aguilera.
Simulación avanzada con Ing. Andrés Miguel Airabella. Ing. Facundo Aguilera. Desc. del Problema Descripción HDL Synthesis Place and Route / Fit 2 - Generalidades - Generación de Estímulos Agenda - Asignaciones
Más detallesSumador completo de un bit - Versión VHDL Sintético
Sumador completo de un bit Versión VHDL Sintético Federico Paredes 1, Daniel Durán 1 1 Becarios de investigación Importante: Verifique la instalación del Webpack 7.1 y el Modelsim XE 7.1 SE.Ambos programas
Más detallesIng. Rodrigo A. Melo, Ing. Salvador E. Tropea. 12 de julio de 2010
Ing. Ing. Instituto Nacional de Tecnología Industrial Centro de Electrónica e Informática Laboratorio de Desarrollo Electrónico con 12 de julio de 2010 VHDL VHDL VHDL Definido en Estándar 1076 de IEEE
Más detallesDISEÑO DE CIRCUITOS SECUENCIALES
Sistemas Electrónicos y Automáticos PRÁCTICA 3 DISEÑO DE CIRCUITOS SECUENCIALES 1. OBJETIVO DE LA PRÁCTICA. El objetivo de la presente práctica consiste en modelar el comportamiento de un sistema secuencial
Más detallesIntroducción a VHDL. Por: Carlos A. Fajardo UIS - Sistemas Digitales
Introducción a VHDL Por: Carlos A. Fajardo cafajar@uis.edu.co Lenguajes de Descripción de Hardware Netlist: conjunto de instrucciones que indican el interconexionado entre los componentes de un diseño
Más detallesVHDL. Lenguaje de descripción hardware
VHDL. Lenguaje de descripción hardware Modelado combinacional 26 A.G.O. All Rights Reserved Modelado combinacional El modelado de sistemas combinacionales es muy sencillo, puesto que en todo momento las
Más detallesSesión 1: Introducción al lenguaje VHDL. S1 1 Laboratorio de Estructura de Computadores Curso 04 / 05
Sesión 1: Introducción al lenguaje VHDL S1 1 AREAS DE APLICACION DE VHDL Síntesis i1 suma Documentación Diagnosis de Fallos i1 i2 - Circuito semisumador Componentes: puerta AND puerta OR puerta XOR......
Más detallesTUTORIAL. Simulación de Diseños VHDL con Software Libre: La herramienta GHDL. Juan González Gómez
TUTORIAL Simulación de Diseños VHDL con Software Libre: La herramienta GHDL Juan González Gómez Escuela Politécnica Superior Universidad Autónoma de Madrid IV Jornadas sobre Computación Reconfigurable
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 1
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación PREGUNTA (3 puntos) Escriba en VHDL la architecture que describe el comportamiento de un contador síncrono ascendente módulo 4 en
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Junio de 2014
Solución al Trabajo Práctico - Junio de 2014 EJERCICIO 1 En la Figura 1.1 se muestra el símbolo lógico de un circuito digital cuya función es contabilizar el número de señales de entrada que tienen valor
Más detallesSesión 6: Diseño Lógico con VHDL
Sesión 6: Diseño Lógico con VHDL S6 VHDL: de la tecnología a la arquitectura de computadores. José J. Ruz Ortiz, Síntesis 997 Estilos de descripción de un circuito lógico S6 2 VHDL: de la tecnología a
Más detallesIntroducción al VHDL. VHDL orientado a la síntesis de circuitos en Dispositivo Lógicos Programables
Introducción al VHDL VHDL orientado a la síntesis de circuitos en Dispositivo Lógicos Programables Introducción Lenguaje de descripción de dispositivos Hardware. Diferencias con lenguajes de programación:
Más detallesVHDL. VHDL: VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits
VHDL VHDL: VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits VHDL es un lenguaje de descripción de hardware Es útil para la síntesis y verificación de circuitos digitales Historia
Más detallesEjemplo básico de descripción VHDL
Ejemplo básico de descripción VHDL Describir en VHDL un circuito que multiplexe dos líneas (a y b) de un bit, a una sola línea (salida) también de un bit; la señal selec sirve para indicar que a la salida
Más detallesSimulación de Diseños VHDL con Software Libre: La Herramienta GHDL
Simulación de Diseños VHDL con Software Libre: La Herramienta GHDL González-Gómez J. Escuela Politécnica Superior, Universidad Autónoma de Madrid, España, {Juan.Gonzalez, Eduardo.Boemo}@ii.uam.es http://www.eps.uam.es
Más detallesA (A3, A2, A1, A0) B (B3, B2, B1, B0) A (A0, A1, A2, A3) B (B0, B1, B2, B3) 0 to 3. 3 downto 0
Fundamentos de lógica digital. VHDL Declaración de entidades utilizando vectores El acomodo de los bits vector que componen un bus puede ser ordenado de forma ascendente o descendente, por ejemplo para
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Septiembre de 2016
Solución al Trabajo Práctico - Septiembre de 2016 EJERCICIO 1 Se desea diseñar un circuito digital que implemente la función F cuya tabla de verdad se muestra a continuación, que depende de las tres variables
Más detallesSISTEMAS DIGITALES CONTROL 1 (20/4/2015)
SISTEMAS DIGITALES CONTOL (2/4/25) APELLIDOS NOMBE DNI: GUPO DE CLASE: Firma POBLEMA A ( puntos) La siguiente entidad y arquitectura corresponden a un circuito combinacional. LIBAY ieee; USE ieee.std_logic_64.all;
Más detallesRealizar un descripción VHDL de las siguientes funciones lógicas, o grupos de funciones lógicas
Problemas propuestos Realizar un descripción VHDL de las siguientes funciones lógicas, o grupos de funciones lógicas F(A, B, C) = AB + A B C F(A, B, C, D) = C (A + D) (A + B + D) F(A, B, C, D) = A + B
Más detallesLABORATORIO DE ARQUITECTURA DE COMPUTADORES. I. T. I. SISTEMAS / GESTIÓN GUÍA DEL ALUMNO
LABORATORIO DE ARQUITECTURA DE COMPUTADORES. I. T. I. SISTEMAS / GESTIÓN GUÍA DEL ALUMNO Práctica 2: La Unidad Aritmético - Lógica Objetivos Comprender cómo se realiza un sumador con propagación de acarreo
Más detallesSumadores. Tipos de sumadores: Half-adder. Full-Adder. Carry-Look-Ahead. Carry-select.
Sumadores En electrónica un sumador es un circuito lógico que calcula la operación suma. En los computadores modernos se encuentra en lo que se denomina Unidad aritmético lógica (ALU). Generalmente realizan
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al examen de Septiembre 2014
Solución al examen de Septiembre 2014 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, temp4, temp5, temp6 y x4 entre los instantes
Más detallesSISTEMAS DIGITALES CONTROL 1 (31/3/2014) APELLIDOS DNI: Firma NOMBRE MODELO DE EXAMEN A
APELLIDOS DNI: Firma NOMBRE MODELO DE EXAMEN A PROBLEMA 1A (3 puntos) La siguiente entidad y arquitectura corresponden a un circuito combinacional. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY examen_marzo_14
Más detallesPRÁCTICA: LENGUAJE VHDL
PRÁCTICA: LENGUAJE Introducción Los lenguajes permiten manejar mejor grandes tamaños Los lenguajes son más flexibles que las tablas Los lenguajes son légibles por las máquinas más fácilmente que los gráficos
Más detallesIntroducción a VHDL. Por: Carlos A. Fajardo
Introducción a VHDL Por: Carlos A. Fajardo cafajar@uis.edu.co Actualizado 11/11/2015 Lenguajes de Descripción de Hardware Netlist: conjunto de instrucciones que indican el interconexionado entre los componentes
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Junio de 2016
Solución al Trabajo Práctico - Junio de 2016 EJERCICIO 1 Se desea diseñar un circuito digital que implemente las funciones F y G cuya tabla de verdad se muestra a continuación, que dependen de las tres
Más detalles2. Sumadores. Diagrama. Donde a y b son los bits a sumar, S el. resultado de la suma y C el acarreo generado. b EB. Circuito. Tabla de verdad.
2. Sumadores Los sumadores son cirtuitos muy utilizados en muchos tipos de sistemas digitales en los que se procesan datos numéricos. Para comprender su diseño y funcionamiento se parte del diseño de un
Más detallesVIII. Jerarquías de diseño en VHDL
VIII. Jerarquías de diseño en VHDL 1 Introducción La descripción funcional describe al sistema en términos de sus operaciones. La descripción estructural especifica cómo el sistema está hecho, cuales son
Más detallesIntroducción al VHDL
Introducción al VHDL Curso de Diseño de Circuitos y Sistemas Electrónicos - Grupo 43 Giancarlo Sportelli Biomedical Image Technologies - Departamento de Ingeniería Electrónica E.T.S.I. de Telecomunicación
Más detalles9. Dibujar el diagrama de tiempos de las siguientes asignaciones de señales.
Sistemas Digitales (66.17) Práctica 2 - VHDL 1. Crear un paquete de utilidades al cual se le vayan agregando todas las funciones, procedimientos y declaración de tipos, constantes, etc., que se creen en
Más detallesSimulación con un banco de pruebas VHDL - test bench.
Tema 4: Simulación con un banco de pruebas VHDL - test bench. 4.1 Introducción 4.2 Diseño de un test bench 4.3 Ejemplos Tema 4: Simulación con un banco de pruebas VHDL - test bench. 4.1 Introducción 4.2
Más detallesTEMA IV: SÍNTESIS HARDWARE
TEMA IV: SÍNTES HARDWARE Especificaciones Formato intermedio Partición HW/SW LA SÍNTES HARDWARE ES LA TAREA DE PASAR DE UN DOMINIO DE ABSTRACCIÓN A OTRO COMPORTAMIENTO -> ESTRUCTURA Código Implementación
Más detallesPrefacio 25 Organización de la Unidad Didáctica Cómo utilizar el libro Objetivos docentes... 27
Prefacio 25 Organización de la Unidad Didáctica..................... 25 Cómo utilizar el libro.............................. 26 Objetivos docentes............................... 27 1. Fundamentos del diseño
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 3
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 3 PREGUNTA (2 puntos).a) ( punto) Dibuje el diagrama conceptual correspondiente al fragmento de código Fragmento..b) ( punto) Dibuje
Más detalles6. Codificadores. Electrónica Digital. Tema
6. Codificadores Un codificador realiza la función inversa al decodificador, es decir, al activarse una de las entradas, en la salida aparece la combinación binaria correspondiente al número decimal activado
Más detallesMultiplicador Digital
Multiplicador Digital Dr. Andrés David García García Departamento de Mecatrónica Escuela de Ingeniería y Ciencias Multiplicador Existen varios métodos básicos para el cálculo de la multiplicación de dos
Más detallesUNIVERSIDAD DE SEVILLA Dpto. de Ingeniería Electrónica. Introducción a los lenguajes HDL y conceptos. Octubre de 2007
UNIVERSIDAD DE SEVILLA Dpto. de Ingeniería Electrónica AREA DE TECNOLOGIA ELECTRONICA VHDL Introducción al lenguaje VHDL Introducción a los lenguajes HDL y conceptos básicos de VHDL Octubre de 2007 Tema
Más detallesSimulación de circuitos descritos en VHDL
Simulación de circuitos descritos en VHDL Autores: Celia López Luis Entrena Mario García Enrique San Millán Marta Portela Almudena Lindoso 1 Indice 1 2 3 4 5 Validación funcional de circuitos digitales
Más detallesPARTE I. TÉCNICAS DE DISEÑO ELECTRÓNICO MEDIANTE LENGUAJES DE DESCRIPCIÓN HARDWARE
PARTE I. TÉCNICAS DE DISEÑO ELECTRÓNICO MEDIANTE LENGUAJES DE DESCRIPCIÓN HARDWARE TEMA 3. Modelos de sistemas con VHDL Curso 05/06 1 TEMA 3. Modelos de sistemas digitales 3.1 Sistemas combinacionales
Más detallesNetlist: conjunto de instrucciones que indican el interconexionado entre los componentes de un diseño (lista de conexiones).
Lenguajes de Descripción de Hardware Netlist: conjunto de instrucciones que indican el interconexionado entre los componentes de un diseño (lista de conexiones). HDL: Estos lenguajes permitieron solucionar
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2015, Segunda Semana
Solución al examen de Junio 2015, Segunda Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4 entre los instantes 0
Más detallesPRACTICA 3. Lenguaje de descripción de hardware VHDL.
Lenguaje de descripción de hardware VHDL. Objetivo: El alumno analizara de que partes escenciales conta un codigo hecho atravez del lenguaje de descripcion de hardware VHDL, asi tambien que implica la
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al examen de Junio 2012, Primera Semana
Solución al examen de Junio 2012, Primera Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señalesx1,x2,x3,s,yentre los instantes 0 y 50
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2014, Segunda Semana
Solución al examen de Junio 2014, Segunda Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4, x5 entre los instantes
Más detallesDiseño VHDL de módulos combinacionales básicos
GRUPO DE DISEÑO HARDWARE SOFTWARE DIET ESCET URJC W H S W Informe técnico: 001_01 Fecha: 03-03-2006 Proyecto: Subproyecto: Herramientas software: Componentes hardware: Docencia VHDL Veribest Ad-hoc IT_001_01
Más detallesVHDL. Carlos Andrés Luna Vázquez. Lección 5. Sentencias concurrentes
VHDL Carlos Andrés Luna Vázquez Lección 5 Sentencias concurrentes Índice Introducción Niveles de abstracción del modelado con HDL Estilos descriptivos del modelado con HDL Ventajas y limitaciones de los
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al Ejercicio de Autocomprobación 5
INGENIERÍA DE COMPUTADORES III Solución al Ejercicio de Autocomprobación 5 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x, z1 y z2
Más detallesSISTEMAS DIGITALES VHDL
SD SISTEMAS DIGITALES VHDL Fredy Hernán Riascos Campiño Practica 1a: Implementación de un incrementador: Se he de implementar un modulo incrementador (INC), Este modulo no es mas que un sumador y un registro
Más detallesINFORMÁTICA INDUSTRIAL. 3º INGENIERÍA TÉCNICA ELECTRÓNICA TRABAJO TUTORADO DE VHDL. Primer Cuatrimestre Curso 2005/2006.
INFORMÁTICA INDUSTRIAL. 3º INGENIERÍA TÉCNICA ELECTRÓNICA TRABAJO TUTORADO DE VHDL. Primer Cuatrimestre Curso 2005/2006. OBJETIVOS: Con este proyecto se pretende que el alumno practique y afiance los conocimientos
Más detallesComparador de 1 bit Tabla de verdad y circuito lógico A B A > B A = B A < B
Comparadores Índice Descripción Comparador de 1 bit Tabla de verdad Circuito lógico Comparador de N bits Circuito comercial 74LS85 Tabla de verdad Circuito lógico Comparador 8 bits serie Comparador 16
Más detallesINGENIERÍA DE COMPUTADORES III. Solución al examen de Septiembre 2013
Solución al examen de Septiembre 2013 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales clk, x, a, b, c e y entre los instantes 0 y 1000
Más detallesUniversidad Autónoma de Baja California
Universidad Autónoma de Baja California Facultad de Ingeniería, Arquitectura y Diseño Práctica de laboratorio Programa educativo Plan de estudio Clave asignatura Nombre de la asignatura Bioingeniería 2009-2
Más detalles5.1. Introducción a los sistemas digitales
5.. Introducción a los sistemas digitales 5... Sistemas digitales [ Wakerly.2 pág. 3] 5..2. Puertas y señales lógicas [ Wakerly.3 pág. 6] 5..3. Representación de la lógica digital [ Wakerly. pág. 9] 5..4.
Más detallesCIRCUITOS MULTIPLEXORES Y DEMULTIPLEXORES
Oscar Ignacio Botero Henao. CIRCUITOS MULTIPLEXORES Y DEMULTIPLEXORES MULTIPLEXOR (MUX) Un Multiplexor (MUX) es un circuito combinacional al que entran varios canales de datos, y sólo salen los datos del
Más detallesIntroducción a los lenguajes de descripción de hardware
Introducción a los lenguajes de descripción de hardware Noviembre 2009 Jorge Juan Chico Departamento de Tecnología Electrónica Universidad de Sevilla Usted es libre de copiar, distribuir
Más detallesSECUENCIA: A BASE DE LOS 3 TIPOS DE F/F
SECUENCIA: A BASE DE LOS 3 TIPOS DE F/F Diseñe un circuito secuencial basado en Máquinas de Estado Finito (MEF) basado en los modelos MOORE y MEALY. El sistema debe tener una entrada de datos externa llamada
Más detallesTutorial de ModelSim PE Student Edition
Tutorial de ModelSim PE Student Edition Instalación Ir a http://portal.model.com/modelsim/downloads/license_agreement_form_gen.asp Rellenar los datos y selecionar Request Download Seleccionar el enlace
Más detallesOrganización del Computador 1 Lógica Digital 1: álgebra de Boole y
Introducción Circuitos Bloques Organización del Computador 1 Lógica Digital 1: álgebra de Boole y compuertas Departamento de Computación Facultad de Ciencias Exactas y Naturales Universidad de Buenos Aires
Más detallesINGENIERÍA DE COMPUTADORES 3. Solución al examen de Junio 2014, Primera Semana
Solución al examen de Junio 2014, Primera Semana PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales x1, x2, x3, x4, x5 entre los instantes
Más detallesVHDL. Laboratorio de Arquitectura de Computadores. Curso I. T. Informática de Gestión I. T. Informática de Sistemas
Laboratorio de Arquitectura de Computadores I. T. Informática de Gestión I. T. Informática de Sistemas Curso 2006-2007 Transparencia: 2 / 50 Índice 1. Conceptos básicos 2. Modelos de Hardware 3. Unidades
Más detallesOrganización del Computador 1 Lógica Digital 1: álgebra de Boole y
Introducción Circuitos Bloques Organización del Computador 1 Lógica Digital 1: álgebra de Boole y compuertas Departamento de Computación Facultad de Ciencias Exactas y Naturales Universidad de Buenos Aires
Más detallesPracticas tuteladas VHDL (curso 04-05)
Practicas tuteladas VHDL (curso 4-5) Tecnología de computadores. Prácticas de VHDL (Curso 3/4) PRÁCTICA-2: ATRIBUTOS DE SEÑALES ELEMENTOS DE MEMORIA Y REGISTROS OBJETIVOS: Utilizar el paquete de datos
Más detalles4.5. Procedimiento de síntesis
4.5. Procedimiento de síntesis En este apartado se resumen los pasos a seguir para completar la implementación de un sistema digital en un dispositivo programable: descripción del sistema mediante uno
Más detallesOrganización del Computador 1 Lógica Digital 1: álgebra de Boole y compuertas
Organización del Computador 1 Lógica Digital 1: álgebra de Boole y compuertas Dr. Marcelo Risk Departamento de Computación Facultad de Ciencias Exactas y Naturales Universidad de Buenos Aires 2017 Lógica
Más detallesPREGUNTAS TIPO. 1) Una con na flecha los conceptos de cada nivel de abstracción en el diseño electrónico. Componentes funcionales interconectados
INGENIERIA ELECTRONICA Cátedra Técnicas Digitales I 3º Año - 2014 EVALUACION TEORIA 4 TEMA 5A-5B ARITMETICA BINARIA LENGUAJE VHDL TEMA 5A : Lenguaje VHDL PREGUNTAS TIPO 1) Una con na flecha los conceptos
Más detallesTema 3 - Modelado con HDL a nivel RTL
- Modelado con HDL a nivel RTL Eduardo Rodríguez Martínez Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana Unidad Azcapotzalco Email: erm@correo.azc.uam.mx
Más detallesPaquetes y componentes [1]
Paquetes y componentes [1] Sistemas Digitales Avanzados Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero Oct. 2014 - Feb. 2015 Sistemas Digitales Avanzados (UTPL) IET Oct. 2014 - Feb.
Más detallesTema 1 Panorámica del lenguaje de descripción hardware VHDL (1/2)
TECNOLOGÍA DE COMPUTADORES Tema 1 Panorámica del lenguaje de descripción hardware VHDL (1/2) Agustín Álvarez Marquina Introducción (I) Causas del avance en el diseño de los sistemas digitales en los últimos
Más detallesSesión 4: Sentencias concurrentes y paquetes. S4 1 Laboratorio de Estructura de Computadores Curso 04 / 05
Sesión 4: Sentencias concurrentes y paquetes S4 1 Sentencias Concurrentes La principal sentencia concurrente de VHDL es el proceso (process), que define los límites de un dominio secuencial. Las restantes
Más detallesPRUEBA DE ENTRADA. 1. A partir de la tabla de verdad, elabore el circuito correspondiente: (2 ptos.)
CÓDIGO : LAB. Nº: 1 HORARIO: H-441 1. A partir de la tabla de verdad, elabore el circuito correspondiente: (2 ptos.) 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 0 2. Indique la veracidad
Más detallesRecursos y Metodologías. Función. Programas
Recursos y Metodologías Sistema Digital Estructura { + Función Descripción Datos R. Cómputo R. Almacenamiento R. Conexionado { Comandos Implementación Full-custom Semi-custom Gate Arrays Programas Lenguaje
Más detallesALU (Unidad Aritmética Lógica). Objetivo General. Objetivo Específicos. Material y equipo. Tarea previa. Introducción teórica
Sistemas digitales II. Guía 3 1 ALU (Unidad Aritmética Lógica). Facultad: Ingeniería. Escuela: Electrónica. Asignatura: Sistemas Digitales II. Lugar de Ejecución: Microprocesadores (3.23). Objetivo General.
Más detallesINSTITUTO POLITÉCNICO NACIONAL ESCUELA SUPERIOR DE INGENIERÍA MECÁNICA Y ELÉCTRICA INGENIERÍA EN COMUNICACIONES Y ELECTRÓNICA
INSTITUTO POLITÉCNICO NACIONAL ESCUELA SUPERIOR DE INGENIERÍA MECÁNICA Y ELÉCTRICA INGENIERÍA EN COMUNICACIONES Y ELECTRÓNICA PRÁCTICAS DE CIRCUITOS LÓGICOS LABORATORIO DE COMPUTACIÓN IV PRÁCTICA 1 NOMBRE
Más detallesINTRODUCCIÓN A SISTEMAS EMBEBIDOS, VHDL, ISE (XILINX). Objetivo General. Objetivo Específicos. Material y equipo. Tarea previa. Introducción teórica
1 INTRODUCCIÓN A SISTEMAS EMBEBIDOS, VHDL, ISE (XILINX). Facultad: Ingeniería Escuela: Electrónica Asignatura: Sistemas Digitales Lugar de Ejecución: Fundamentos Generales.// Automatización. Objetivo General
Más detallesLABORATORIO DE SISTEMAS DIGITALES. PRÁCTICA No. 8. Fecha: 03/07/ /07/2017
LABORATORIO DE SISTEMAS DIGITALES PRÁCTICA No. 8 Fecha: 03/07/2017-07/07/2017 Escuela Politécnica nacional Tema: FLIP-FLOPS 1. Objetivos: Familiarizar al estudiante con la utilización y funcionamiento
Más detalles