Memorias de Semiconductor. Departamento de Electrónica Curso 2010/11

Transcripción

1 Memorias de Semiconductor Departamento de Electrónica Curso 2010/11

2 Índice Introducción Clasificación de las memorias El chip de memoria Estructura interna de una memoria Cronogramas de acceso Memorias RAM estáticas Memorias RAM dinámicas Memorias ROM Memorias PROM Memorias E/EEPROM Memorias FLASH Expansión de memorias Mapas de memoria Gestión de la memoria Ordenación de datos en memoria

3 Introducción: Concepto Concepto: Elemento de un sistema digital que almacena información binaria en grandes cantidades (datos o instrucciones). Puede verse como un conjunto de M registros de almacenamiento (palabras) de n bits. D n-1 D n-2 D 1 D 0 Palabra 0 Palabra 1 Palabra M-1 3

4 Introducción: Capacidad Capacidad de la memoria: Viene determinada por el número de palabras que es capaz de almacenar (M) y el tamaño de cada palabra (n), en el formato Mxn. Ejemplos: Memoria de 128x1 bits Memoria de 512x8 bits (o 512 bytes) Memoria de 1024x16 bits (o 1Kx16 bits) Memoria de 64Mbytes

5 Introducción: Buses (I/II) Acceso a la memoria: Requiere indicar sobre qué palabra se desea operar, el tipo de operación, y disponer de un canal para el flujo de datos 3 buses distintos Bus de direcciones A[m-1:0] Bus de datos m MEMORIA D[n-1:0] Bus de control n R/W, CS, OE 5

6 Introducción: Buses (II/II) Bus de direcciones: m líneas de entrada (siendo 2 m =M) para seleccionar la palabra. Bus de datos: n líneas, una por cada bit de la palabra, bidireccionales, salvo que la memoria sea de sólo lectura. Bus de control: Líneas auxiliares para llevar a cabo la operación de lectura o escritura en la memoria. R/W: Tipo de operación: lectura o escritura. CS: Señal de habilitación del chip. OE: Señal de habilitación de salida. 6

7 Operación de escritura: Introducción: Escritura Se sitúa en el bus de direcciones la posición donde se quiere escribir. Se introduce el dato por el bus de datos. Se aplica la orden de escritura mediante las líneas de control. Registro de dirección Registro de datos 101 Matriz de memoria organizada en bytes Bus de direcciones Decodificador CS Escritura Bus de datos 7

8 Operación de lectura: Se sitúa en el bus de direcciones la posición de donde se quiere leer. Se aplica la orden de lectura. Introducción: Lectura En el bus de datos se dispone de la información almacenada. Registro de dirección Registro de datos 011 Matriz de memoria organizada en bytes Bus de direcciones Decodificador Lectura CS Bus de datos 8

9 Introducción: Características Capacidad de la memoria: Cantidad de información que se puede almacenar, expresada de la forma Mxn. Volatilidad: Permanencia de la información almacenada en ausencia de alimentación. Cronogramas de acceso: Diagrama temporal de activación de las señales para realizar una correcta operación en la memoria. 9

10 Clasificación de las memorias Memorias de acceso aleatorio Memorias de desplazamiento Volátiles (RAM) No volátiles Registros de desplazamiento Dispositivos de acoplo de carga Estáticas ROM PROM Dinámicas EPROM EEPROM FLASH NVRAM PLD s 10

11 Clasificación de las memorias: RAM (I/IV) Tipos de memorias RAM Memoria de acceso aleatorio (RAM) RAM Estática (SRAM) RAM dinámica (DRAM) SRAM asíncrona (ASRAM) SRAM de ráfaga síncrona (SB SRAM) DRAM Con modo página rápido (FPM DRAM) DRAM salida datos extendida (EDO DRAM) EDO DRAM en ráfaga (BEDO DRAM) DRAM síncrona (SDRAM) 11

12 Clasificación de las memorias: RAM (II/IV) Se clasifican en: Memorias estáticas (SRAM): El elemento de almacenamiento en un flip-flop. Almacena datos de forma indefinida siempre que exista alimentación. Ventajas: Alta velocidad de acceso y bajo consumo. Inconveniente: Poca capacidad. Memorias dinámicas (DRAM): El elemento de almacenamiento en un condensador. Es necesario recargar los condensadores, en caso contrario se pierde la información. Este proceso se denomina refresco. Requiere un CI adicional. Ventajas: Integración grande y bajo precio. Inconveniente: Necesidad de refresco. 12

13 Clasificación de las memorias: RAM (III/IV) Memorias SRAM: SRAM asíncrona: Su funcionamiento no está sincronizado con el reloj del sistema. SRAM síncrona de ráfaga: Está sincronizada con la señal de reloj del sistema para operar más rápidamente. Las señales (direcciones, datos, control) se capturan en unos registros internos sincronizados con la señal de reloj. Existen dos subtipos: de flujo directo (sin registro en líneas de datos) y con pipeline (Con registro en las líneas de datos). Modo ráfaga: permite leer hasta 4 posiciones de memoria consecutivas. Más rápida que la DRAM. Menor capacidad que la DRAM. Se emplea a menudo como memoria caché SRAM asíncrona No sincronizada con reloj del sistema SRAM Celdas de almacenamiento mediante flip-flop SRAM síncrona de ráfagas Sincronizada con reloj del sistema 13

14 Clasificación de las memorias: RAM (IV/IV) Memorias DRAM: FPM DRAM (Fast Page Mode): Se basa en la mayor probabilidad que existe de acceder a posiciones consecutivas. La dirección de fila se fija, y se incrementa la de columna. El acceso es más rápido que en modo aleatorio puro. EDO DRAM (Extended Data Output): Similar a la FPM DRAM. Permite acceder a la siguiente columna antes de que el sistema externo acepte los datos válidos actuales. BEDO DRAM (Burst Extended Data Output): Acceso en modo ráfaga. Genera internamente direcciones consecutivas. SDRAM (Synchronous): Sincronizada con la señal de reloj. Permite que el microprocesador realice otras tareas mientras que la memoria está lista. Más lenta que la SRAM. Mayor capacidad que la SRAM. Se emplea como memoria principal FPM DRAM Modo página rápido Asíncrona EDO DRAM Salida de datos extendida Asíncrona BEDO DRAM EDO de ráfagas Asíncrona Celdas de almacenamiento mediante condensador. Debe refrescarse DRAM SDRAM Síncrona 14

15 Clasificación de las memorias: ROM (I/II) Tipos de memorias ROM ROM Memoria de sólo lectura ROM de máscara ROM programable (PROM) PROM Borrable mediante luz ultravioleta (UV EPROM) PROM Borrable eléctricamente (EEPROM) 15

16 Clasificación de las memorias: ROM (II/II) ROM de máscara: Se graba en el momento de fabricarla. Bajo precio para grandes series. La célula de memoria es un transistor. PROM (Programmable): Programable en el laboratorio. No se puede reprogramar. EPROM (Erasable Programmable): PROM en la que se puede borrar su contenido y volver a programarla. Existen dos tipos: UV EPROM (Ultra Violet EPROM): Hay que extraerlas del circuito final para borrarlas y reprogramarlas. EEPROM (Electrically EPROM): Se pueden programar eléctricamente, incluso en el mismo circuito final. 16

17 El chip de memoria: Terminales de una memoria V cc GND A 0 D 0 A 1 D 1 Bus de direcciones MEMORIA Bus de datos A m-2 D n-2 A m-1 D n-1 CS R/W OE 17

18 El chip de memoria: Control del chip Interior del chip Exterior Circuito de lectura Circuito de escritura CS OE Terminal de datos D i R/W CS R/W OE Buf. entrada Buf. salida Estado L L X On Triestate Escritura L H L Triestate On Lectura H L H Triestate Triestate Bloqueada H X X Triestate Triestate Bloqueada 18

19 Estructura interna de una memoria (I/IV) Elementos: Matriz de células básicas Organización por filas y columnas Facilita el diseño con muchas células Decodificadores de filas y columnas Permiten la selección de una posición A veces se usan multiplexores Circuitos de lectura/escritura Por donde salen/entran los datos Buffers de entrada y de salida Opcionalmente: Lógica de selección Circuitos adicionales que conectados al bus de direcciones permiten seleccionar (activar) otros chips a través de CS Terminales de E/S Usan buffers bidireccionales triestado Permiten reducir el número de terminales Estado de alta impedancia si el chip no está activado (CS) 19

20 Estructura interna de una memoria (II/IV) RAM 64Kx1 DI (CY7C187) INPUT BUFFER A 12 A 13 A 14 A 15 A0 A1 A2 A3 ROW DECODER 256x256 ARRAY SENSE AMPS COLUMNDECODER A 4 A 5 A 6 A 7 A 8 A 9 A10 A 11 DO POWER DOWN CE WE 20

21 RAM 256Kx4 (CY7C106B) Estructura interna de una memoria (III/IV) INPUT BUFFER A 1 A A A A A A A A ROW DECODER 512 x 512 x 4 ARRAY SENSE AMPS I/O 3 I/O 2 I/O 1 I/O 0 COLUMN DECODER POWER DOWN CE A 0 A 10 A11 A12 A13 A14 A15 A16 A17 WE OE 21

22 RAM 2Kx8 (CY7C128A) Estructura interna de una memoria (IV/IV) INPUTBUFFER I/O 0 A 10 A 9 A 8 A 7 A 6 A 5 ROW DECODER 128x16x8 ARRAY SENSE AMPS I/O 1 I/O 2 I/O 3 I/O 4 A 4 I/O 5 CE WE OE COLUMN DECODER POWER DOWN I/O 6 I/O 7 A 3 A 2 A 1 A 0 22

23 Notación: Cronogramas de acceso: notación Señal compuesta por varia líneas Estado de alta impedancia Alta impedancia Valor de la señal irrelevante Representación del 0 y 1 lógicos Instante de cambio no determinado 23

24 Cronogramas de acceso: lectura (RAM/ROM) Tiempo de acceso de lectura: tiempo mínimo desde que se inicia la lectura hasta que el dato está en los terminales. Tiempo de ciclo de lectura/escritura: tiempo mínimo entre dos inicios de lectura/escritura. Tiempo acceso de lectura Tiempo de ciclo lectura Tiempo de ciclo de lectura Bus direcciones Dirección salida CPU Entrada CS Tacc control por CS Entrada R/W - OE Tacc control por OE Memoria Bus Datos Dato válido 24

25 Cronogramas de acceso: escritura (RAM) Tiempo de acceso de escritura: tiempo mínimo desde inicio de operación hasta que el dato se almacena. Tiempo de ciclo de escritura (t WC ) Bus direcciones Dirección válida Tacc control por CS Entrada CS t AW t WR CPU Entrada R/W - WE t AW t W Tacc control por WE t WR Bus Datos Dato válido t WC Tiempo del ciclo de escritura t W Tiempo del pulso de escritura t DW Tiempo de escritura (set-up) t DH Tiempo de mantenimiento (hold) t AW Tiempo de establecimiento de la dirección t WR Tiempo de liberación de escritura t DW t DH 25

26 Memorias RAM estáticas: el chip (I/II) La celda básica de almacenamiento es un biestable flip/flop. Mantiene la información mientras exista alimentación. La celda se selecciona con un nivel alto. Los terminales de datos son tanto de entrada como de salida. Selección de bit +Vcc Datos Datos 26

27 Memorias RAM estáticas: el chip (II/II) Ejemplo de estructura de celdas 4xn. Las celdas de la misma fila comparten la línea de selección. La señal R/W indica el sentido de la operación. Selección de fila 0 Selección de fila 1 Selección de fila 2 Selección de fila n R/W Buffers de entrada/salida de datos y control Bit 0 Bit 1 Bit 2 Bit 3 27

28 Memorias RAM estáticas: estructura Ejemplo de estructura de SRAM síncrona de ráfaga 28

29 Memorias RAM dinámicas: el chip (I/III) La celda básica de almacenamiento es un condensador La información se pierde debido a fugas de corriente El transistor actúa de interruptor Muy alto nivel de integración Columna (línea de bit) Fila 29

30 Memorias RAM dinámicas: el chip (II/III) Ejemplo de escritura de un 1 y un 0 en la celda 30

31 Memorias RAM dinámicas: el chip (III/III) Ejemplo de lectura de un 1 y refresco de un 1 en la celda 31

32 Memorias RAM dinámicas: estructura Estructura de una memoria DRAM. Las líneas de direcciones van multiplexadas. RAS: validación de dirección de fila. CAS: validación de dirección de columna. Ciclos de lectura, escritura, modo página y refresco. 32

33 Memorias RAM dinámicas: cronograma (I/III) Ciclo de lectura 33

34 Memorias RAM dinámicas: cronograma (II/III) Ciclo de escritura 34

35 Memorias RAM dinámicas: cronograma (III/III) Ciclo del modo página 35

36 Memorias RAM dinámicas: refresco (I/IV) Típicamente hay que refrescar cada 8-16 ms. Una operación de lectura refresca automáticamente toda la fila seleccionada Refresco a ráfagas: Todas las filas se refrescan en cada periodo de refresco. Refresco distribuido: Cada fila se refresca a intervalos entremezclados con los ciclos de lectura y escritura. Ejemplo: Si hay 1024 filas y el ciclo de refresco es de 8 ms, hay que refrescar una fila cada 7,8 µs. 36

37 Memorias RAM dinámicas: refresco (II/IV) Refresco a ráfagas y distribuido: 2 ms Ciclo de refresco Tiempo disponible para R/W Refresco Tiempos disponibles para R/W 37

38 Memorias RAM dinámicas: refresco (III/IV) Tipos de refresco: Refresco sólo RAS: Se activa RAS para almacenar la fila, pero no CAS. Se utiliza un contador externos para proporcionar las direcciones de fila. Refresco CAS antes de RAS: CAS se activa primero y a continuación RAS. Se habilita un contador interno que genera la dirección de fila a refrescar. 38

39 Memorias RAM dinámicas: refresco (IV/IV) Factor de calidad de memorias DRAM: Porcentaje de tiempo que se dedica a la operación de refresco. Mejor cuanto más bajo. N º ciclos _ de _ refresco _ en _ un _ periodo _ de _ refresco Factor _ calidad = 100 N º ciclos _ de _ memoria _ totales _ en _ un _ periodo _ de _ refresco Ejemplo: Periodo de refresco: 2 ms DRAM de 256 filas Ciclo de memoria: 200 ns Factor = 2,56% / _ calidad = 9 39

40 Memorias ROM: el chip Programada en el momento de fabricación. Costes fijos elevados. Normalmente se emplea en grandes tiradas. La célula de memoria es un transistor. La presencia o ausencia de conexión en la base representa un 1 o 0, respectivamente. Columna Columna Fila Fila +V DD +V DD 40

41 Memorias ROM: estructura (I/II) Ejemplo de esquema de ROM de 16x8 bits 41

42 Memorias ROM: estructura (II/II) Ejemplo estructura de una ROM de 256x4 bits Dirección de fila A 0 A 1 A 2 A 3 A 4 Decodific. de filas a líneas de filas Matriz de memoria 32 x 32 Dirección de columna A 5 A 6 A 7 Decodificadores de columnas (4 decodificadores 1 a 8) y circuitos de E/S Habilitación de chip E 0 E 1 Buffers de salida O 3 O 1 O 2 O 0 42

43 Memorias PROM: el chip Programmable Read Only Memory Las programa el usuario, ya que salen de fábrica con todos los bits a 1. Se basan en fusibles que se funden en el proceso de programación. La programación de un 0 (fundir un fusible aplicando la corriente necesaria) es irreversible. Los fusibles pueden ser de metal, silicio y uniones pn. 43

44 Ejemplo de matriz PROM Memorias PROM: estructura 44

45 Memorias EPROM: el chip (I/II) Erasable Programmable Read Only Memory Son programadas por el usuario Se puede volver a programar borrando previamente su contenido de dos formas: Por luz ultravioleta UV EPROM (Ultraviolet EPROM) Eléctricamente EEPROM (Electrically EPROM) La celda tiene la puerta aislada y puede almacenar una carga eléctrica por tiempo indefinido. El borrado consiste en eliminar dicha carga. 45

46 UV EPROM: Tiene una ventana de cuarzo en el encapsulado. Exponiéndola a luz ultravioleta durante unos minutos se elimina la carga de las puertas de los transistores. Con el paso del tiempo la luz ambiente puede borrarla. Necesario extraerla del circuito para borrarla y reprogramarla. EEPROM: Memorias EPROM: el chip (II/II) Se borran mediante impulsos eléctricos. Se pueden reprogramar en el propio circuito final. 46

47 Memorias EPROM: estructura Ejemplo de una UV EPROM: 27C16B, 2Kbytes Para leer OE y CE/PGM deben estar a nivel bajo Para programar: Vpp a un valor alto de tensión OE a nivel alto Se coloca el dato a programar en bits datos Se selecciona dirección a programar Se aplica un pulso a nivel alto en CE/PGM A0 A1 A2 A3 A4 A5 A6 A7 A8 0 A O0 O1 O2 O3 O4 O5 O6 O7 A9 A10 10 CE/PMG OE & EN V cc = +5V V PP = +5V V ss = Gnd

48 Memorias EPROM: cronograma Cronograma de programación de una EPROM Programación A 0 -A 10 Dirección n n+1 t h(a) OE CE/PGM t S(A) t S(E) t S(VPP ) t h(e) t h(d) t S(D) V PP O 0 -O 7 Dato a programar 48

49 Memorias Flash: el chip (I/IV) Son memorias de lectura/escritura, de alta densidad, no volátiles. Se emplean en los pen drive, entre otras aplicaciones. Celda de memoria: transistor con puerta de control y puerta flotante La puerta flotante almacena carga si se aplica tensión en la puerta de control Cuando hay carga almacena un 0. Sin carga almacena un 1. Después de un borrado todas las celdas están a 1. Puerta de control Drenador Fuente Muchos e - = almacena un 0 Pocos e - = almacena un 1 49

50 Memorias Flash: el chip (II/IV) Escritura en una celda Se aplica tensión positiva alta a la puerta de control. Esto atrae por la fuente y se almacenan en la puerta flotante. La carga se mantiene durante unos 100 años. Puerta flotante +V D +V D +V PRO G 0V Para almacenar un 1 no se añaden cargas 50

51 Lectura de una celda Memorias Flash: el chip (III/IV) Se aplica tensión positiva a la puerta de control. Si hay un 0 (puerta cargada) esta tensión no es suficiente para hacerlo conducir. Si hay almacenado un 1 (carga baja) esta tensión es suficiente para hacerlo conducir. +V D +V D +V READ +V Read I 0V 0V 51

52 Las memorias Flash siempre se borran antes de volver a ser programadas Memorias Flash: el chip (IV/IV) Borrado de una celda Se aplica una tensión positiva a la fuente respecto de la puerta de control. La carga almacenada se elimina. 0V +V ERASE 52

53 Memorias Flash: estructura Sólo se accede a una línea en cada acceso Si el transistor tiene un 1, conduce y la corriente provoca caída de tensión en la carga activa La tensión se compara con una de referencia. Selección fila 0 Selección fila 1 Referencia +V Carga activa Línea de bit Comparador Línea de bit +V Selección fila n Selección columna 0 Selección columna m 53

54 Memorias Flash: comparación Tabla comparativa de las memorias Flash respecto a RAM Y ROM Tipo memoria Volátil Alta densidad Celda de un solo transistor Reescribible en sma. final Flash No Si Si Si SRAM Si No No Si DRAM Si Si Si Si ROM No Si Si No EPROM No Si Si No EEPROM No No No Si 54