Subsistemas aritméticos y lógicos. Tema 8

Transcripción

1 Subsistemas aritméticos y lógicos Tema 8

2 Qué sabrás al final del capítulo? Diseño de Sumadores Binarios Semisumadores Sumador completo Sumador con acarreo serie Sumador con acarreo anticipado Sumador / Restador Sumador BCD Diseño de Multiplicadores aritméticos Funcionamiento de los módulos lógicos Comparadores Generadores y detectores de paridad Conversores de códigos Diseño de una unidad aritmético-lógica elemental

3 Sumador Binario

4 Semisumador (Half Adder) La operación de suma aritmética tiene como resultado suma y acarreo No podemos propagar acarreos con semisumadores A B C S S = A B C = A B Propagación (Pi) Generación (Gi)

5 Sumador Completo (Full Adder) Funcionamiento similar al semisumador añadiendo el acarreo de entrada A i B i C i C i+1 S i S i = A i B i C i = P i C i C i+1 = (A i + B i ) C i + (A i B i ) =(A i B i ) C i + (A i B i ) = P i C i + G i

6 Sumador completo Podemos diseñarlo a partir de dos semisumadores

7 Sumador Completo Cuál será el camino crítico? semisumador semisumador

8 Sumador Completo tpo. retardo por puerta = 5 ns La salida S i llega 10 ns de retardo respecto a las entradas A y B y sólo 5 ns respecto a la entrada C semisumador semisumador camino crítico La salida C i+1 llega 15 ns de retardo respecto a las entradas A y B y sólo 10 ns respecto a la entrada C Ai Bi Ci Si Ci+1

9 Sumador paralelo con acarreo serie A n-1 B n-1 A 2 B 2 A 1 B 1 A 0 B 0 C n FA C n-1 C 3 FA C 2 FA C 1 FA C 0 S n S n-1 S 2 S 1 S 0

10 Sumador paralelo con acarreo serie Cada sumador completo realiza una suma Genera un acarreo que se le transmite al sumador siguiente Los tiempos se van acumulando Si t s es el tiempo para realizar una suma y t c el tiempo para realizar un acarreo, resulta: Dato en S 0 C 1 S 1 C 2 S n-1 S n = C n Tiempo t s t c t s + t c 2 t c t s + (n-1) t c n t c

11 Sumador con acarreo anticipado Los acarreos se evalúan anticipadamente con lógica de 2 niveles de puertas Las sumas se realizan posteriormente en paralelo En primer lugar se obtienen los términos de generación y propagación Pi = Ai Bi Gi = Ai Bi Todos los términos se calculan en paralelo desde el primer momento

12 Sumador con acarreo anticipado Cálculo del acarreo desarrollando la fórmula iterativa Ci+1 = Pi Ci + Gi todos los acarreos dependen de propagaciones, generaciones y acarreo inicial C1 = P0 C0 + G0 C2 = P1 C1 + G1 = P1 (P0 C0 + G0) + G1 = P1P0C0 + P1G0 + G1... cualquier función booleana puede expresarse con lógica de 2 niveles de puertas Cálculo de las sumas Si = Pi Ci

13 Sumador con acarreo anticipado t 1.- Propagación y Generación t 3.- Sumas 2t 2.- Acarreos

14 Sumadores de 4 bits

15 Sumador / Restador El uso del complemento a 2 permite realizar sumas y restas con un sumador y un poco de lógica adicional A3 A2 A1 A0 B3 B2 B1 B0 S/R sumador S/R = 0 suma S/R = 1 resta S4 S3 S2 S1 S0 Complementador a 2

16 Código BCD El código BCD es un código de 4 bits que representa los 10 dígitos decimales como si fueran binarios naturales Cada dígito decimal se sustituye por sus cuatro bits El código BCD, al igual que el binario, es un código ponderado de pesos Puede haber otros códigos BCD con otra relación de ponderación o, incluso, no ponderados

17 Otros códigos BCD autocomplementarios Decimal Código BCD Código BCD exceso3 Código BCD Aiken Ponderado No Ponderado 1111 Ponderado

18 Sumador BCD Suma números codificados en BCD, y genera otro BCD Si el resultado es > 10 es necesario corregir restando 10 A3 A2 A1 A0 B3 B2 B1 B0 Z4 sumador Z3 Z2 Z1 Z0 corrección corregir? 0 corregir = corregir = sumador últimos 4 bits de +6 = últimos 4 bits de -10 S4 S3 S2 S1 S0

19 Multiplicadores combinacionales

20 Multiplicadores La multiplicación aritmética coincide con el producto lógico FA FA FA FA FA FA

21 Módulos lógicos

22 Comparadores Comparan dos números en binario, activando únicamente la salida que corresponda

23 Comparador 7485(comparador de 4 bits)

24 Comparador Diseño de un comparador de 8 bits a partir de dos 7485

25 Generador de paridad La suma (descartando acarreos) de un número par de unos siempre es 0 La suma (descartando acarreos) de un número impar de unos siempre es 1 Para 3 variables Para 3 variables P Para 4 variables Para 4 variables = x1 x2 x3 x4 I = x1 x2 x3 x4

26 Conversores de código Pueden haber conversores para cualquier pareja de códigos Se pueden construir con un codificador y un decodificador Ejemplo:

27 Conversores de código Conversor de un número en BCD de 6 bits (hasta 39) a binario F E D C B A X5 X4 X3 X2 X1 X

28 Diseño de una ALU elemental

29 Diseño de una ALU elemental Trataremos de diseñar una unidad aritmético-lógica sencilla Características: Datos de entrada: A y B de 4 bits 4 líneas de selección (hasta 16 operaciones diferentes) Operaciones lógicas y aritméticas A 4 B 4 ALU 5 F S3 S2 S1 S0

30 Diseño de una ALU elemental Operaciones: S3 = 0 LÓGICA S3 = 1 ARITMÉTICA S2 S1 Operación S2 S1 S0 Operación 0 0 A and B A+B 0 1 A or B A+B NOT A A A xor B A A A A-B A-B

31 Diseño de una ALU elemental Diagrama de bloques de la ALU

32 Diseño de una ALU elemental Parte lógica: A B and 0 A B or 1 MUX 4x1 F A not 2 A B xor 3 S2 S1

33 Diseño de una ALU elemental Parte aritmética: b 3 b 2 b 1 b 0 C0 = S0 S 2 S 1 BLOQUE B S 2 d 3 d 2 d 1 S 1 d 0 SUMAR 0 0 B B

34 Bloque B S 2 S 1 b i d i S 2 S 1 b i d = S b i 2 bi + S1 Para i desde 0 hasta 3 i

35 Bloque B

36 Hemos aprendido. Diseño de Sumadores Binarios Semisumadores Sumador completo Sumador con acarreo serie Sumador con acarreo anticipado Sumador/Restador Sumador BCD Diseñar Multiplicadores aritméticos Funcionamiento de los módulos lógicos Comparadores Generadores y detectores de paridad Conversores de códigos Diseñar una Unidad Aritmético-Lógica elemental

37 Final del tema 8