Sistemas Electrónicos Digitales. Práctica 2 Implementación de un filtro FIR basado en estructura MAC

Transcripción

1 Sistemas Electrónicos igitales 2 o Ing. Telecomunicación Práctica 2 Implementación de un filtro FIR basado en estructura MAC Javier Toledo Moreo pto. Electrónica, Tecnología de Computadoras y Proyectos Universidad Politécnica de Cartagena 9 de mayo de 2007 Revisión 1 a escripción de la práctica El objetivo de la práctica es la implementación de un filtro FIR basado en una estructura de multiplicación y acumulación (MAC) sobre una FPGA XC4010EPC84 de Xilin utilizando las herramientas del software Foundation. Esta práctica pretende introducir al alumno en las posibilidades de los dispositivos FPGA para el desarrollo de aplicaciones de procesamiento digital de señales. Para facilitar el desarrollo de la práctica,eldiseño del filtro está basado en el multiplicador realizado en la práctica 1. Además, la señal de entrada al filtro es conocida a priori, y va a estar almacenada en una memoria que se incluye en el mismo diseño. Por tanto, la única entrada a la FPGA es una señal de. La salida es la señal filtrada. Los pasos a seguir en el desarrollo de la práctica son: Elaboración del esquemático del diseño Simulación funcional Realización de los procesos Map, Place y Route para la implementación sobre la FPGA elegida Análisis de la información contenida en los informes de implementación Simulación temporal Configuración de la FPGA en la placa XS40 y depuración del diseño. 1

2 Filtrado digital Hoy en día el procesamiento digital de señales (SP) está presenteenun amplísimo abanico de aplicaciones. Se emplean algoritmos SP para procesamiento del habla en telefonía móvil, sistemas de comunicaciones personales, sistemas de seguridad, para procesamiento de audio en equipos de mezcla y edición, en equalizadores, en sistemas de sonido hi-fi, para la síntesis de sonido, para procesamiento de imagen en sistema de edición de vídeo, para la compresión y la descompresión de imágenes, en sistemas de reconocimiento de imágenes, en sistemas de información para la encriptación de datos, en comunicaciones digitales en redes, en radio y televisión digital, en modems, etc. Una de los pilares básicos del procesamiento digital de señales es el filtrado digital. Los filtros digitales son sistemas LTI diseñados para modificar de una manera determinada las características en frecuencia de una señal de entrada. Tradicionalmente, los filtros digitales son clasificados en dos grandes categorías: filtros con respuesta impulso finita (Finite Impulse Response, FIR)yfiltroscon respuesta impulso infinita (Infinite Impulse Response, IIR). La elección entre uno tipo de filtro u otro depende de las características de la aplicación. Centrándonos en los filtros FIR, cuya implementación es el objetivo de esta práctica, la respuesta impulso es finita, tal y como indica su nombre, y viene dada por la epresión: y = h L 1 y n = h k n k k=0 donde es la señal de entrada, h es la respuesta impulso del filtro, h k son los coeficientes del filtro y L es el número de coeficientes, es decir, la longitud de la respuesta impulso. A modo de ejemplo, y con el fin de eplicar el funcionamiento de la estructura a realizar, se desarrollan los primeros términos de la epresión general anterior para un filtro de 4 coeficientes. y 0 = h 0 0 h 1 0h 2 0h 3 0 y 1 = h 0 1 h 1 0 h 2 0h 3 0 y 2 = h 0 2 h 1 1 h 2 0 h 3 0 y 3 = h 0 3 h 1 2 h 2 1 h 3 0 y 4 = h 0 4 h 1 3 h 2 2 h 3 1 y 5 = h 0 5 h 1 4 h 2 3 h 3 2 y 6 = h 0 6 h 1 5 h 2 4 h 3 3. y n = h 0 n h 1 n 1 h 2 n 2 h 3 n 3 La salida correspondiente a cada entrada depende, por tanto, no sólo de ésta, sino también de un determinado número de datos de entrada anteriores. Implementación hardware Eisten numerosas alternativas a la hora de implementar en hardware un filtro FIR, cada una de ellas con sus ventajas y sus inconvenientes. La más 2

3 directa utiliza L multiplicadores y L 1 sumadores, dando lugar a una estructura totalmente paralela que procesa la señal de entrada con gran rapidez, pudiendo filtrar señales de elevado ancho de banda a costa de consumir gran cantidad de recursos. Es posible reducir los recursos hardware necesarios utilizando únicamente un multiplicador y un sumador, junto con un registro que permita acumular resultados parciales, en una estructura denominada MAC (Multiply and Accumulate). A diferencia de la implementación paralela, todas las multiplicaciones y sumas son calculadas utilizando esta única unidad MAC, por lo que son necesarios más ciclos para computar un dato, lo que reduce el ancho de banda de las señales de entrada. En esta práctica vamos a implementar un filtro FIR basado en esta segunda opción.lafigura1muestraelesquemabásico, particularizado nuevamente para 4 coeficientes. El multiplicador, el sumador y el registro acumulador constituyen la unidad MAC. Los coeficientes del filtro, puesto que son constantes, son leídos de una memoria ROM. Los datos de entrada se almacenan temporalmente en una cadena de registros de datos, siendo presentados al multiplicador a través de un multipleor. El registro de salida almacena las sucesivas muestras de la señal filtrada. ato ir. ato Salida ato Entrada Figura 1: Estructura del filtro FIR basado en MAC. Como se observa en el desarrollo de la fórmula de la convolución, para calcular la salida filtrada se realizan operaciones sobre las 4 últimas muestras recibidas. Para almacenarlas durante los ciclos que son necesarias se recurre a los registros de la figura 1. La coneión en cascada de estos registros va a facilitar el acceso a los datos para calcular cada término de una convolución. 3

4 Los registros deben actualizarse una vez para calcular cada dato de salida, todos en el mismo instante. Su tamaño debe ser el de los datos de entrada. En esta práctica dicho tamaño está limitado por el multiplicador, que sólo permite multiplicar números de 8 bits. Para obtener los valores correctos de las primeras muestras de la secuencia de salida el valor inicial de los registros debe ser 0. En el caso general de un filtro de L coeficientes, son necesarios L 1 registros, con comportamiento y coneión análogos. Con el fin de eplicar el procedimiento de cálculo de la convolución con la estructura propuesta y como debe realizarse el control de los componentes de la figura 1, en las figuras 2, 3, 4 y 5 se representa la secuencia de cálculo correspondiente a la muestra de entrada 5. Se parte de una situación inicial en la que la dirección de la memoria ROM es tal que el valor en su bus de datos es el coeficiente h 0, la entrada es el valor 5 y los registros contienen los valores 4, 3 y 2, el multipleor selecciona 5 como entrada al multiplicador, el registro acumulador almacena el valor 0 y el registro de salida el valor de salida anterior, y 4.Enestasituación, la salida del multiplicador es el producto h 0 5, igual que la salida del sumador, puesto que el acumulador vale 0. ato ir. 0 ato Salida y4 ato Entrada 2 Figura 2: Ejemplo de cálculo de 5 (1). La figura 3 muestra el estado consecuencia de un flanco activo de la señal de. En primer lugar, se ha actualizado el registro acumulador con el valor presente a su entrada (la salida del sumador), que ahora contiene el primer término de la convolución de y 5. Puesto que el registro de salida sólo va a almacenar datos de salida, y todavía la salida del sumador no presenta ese valor, este registro no se actualiza. Al mismo tiempo, debe actualizarse la dirección de la ROM de manera que ahora se lea el coeficiente h 1, y debe presentarse al 4

5 multiplicador el dato 4, para lo cual se modifica la selección del multipleor sin actualizarse la cadena de registros. Con esto, a la salida del multiplicador se obtiene el segundo término de la convolución h 1 4 y a la del sumador la suma acumulada de los dos primeros términos de y 5. ato ir. ato Salida y4 ato Entrada 2 Figura 3: Ejemplo de cálculo de 5 (2). El comportamiento del circuito es idéntico al producirse un nuevo flanco activo de la señal de, es decir, se actualiza el registro acumulador, que almacena la salida del sumador en el instante que se produce el flanco, el registro de salida no se actualiza, de la memoria ROM se lee el siguiente coeficiente h 2 y de la cadena de registros se obtiene el dato correspondiente 3. Entonces, la salida del multiplicador será el tercer término de la convolución h 2 3 y la salida del sumador la suma acumulada de los tres primeros términos de y 5.Elestado se representa en la figura 4. El proceso se repite en el siguiente flanco activo de, con lo que el acumulador almacena el valor h 0 5 h 1 4 h 2 3,delaROMseleeelcoeficiente h 3 y la muestra de entrada al multiplicador procedente de la cadena de registros es 2. Esto conlleva que la salida del multiplicador es h 3 2 yportantoladel sumador es el resultado de h 0 5 h 1 4 h 2 3 h 3 2, es decir, y 5. Este estado se representa en la figura 5. Como la salida del sumador es ahora el valor de y 5, debe guardarse en el registro de salida. Por lo tanto, éste debe estar habilitado cuando se produzca el siguiente flanco activo de, para que se actualice con la salida del sumador. Al mismo tiempo, la estructura MAC debe prepararse para el cálculo de la siguiente muestra de la salida, empezando por el primer término, h 0 6.Esto 5

6 ato ir. ato Salida y4 ato Entrada 2 Figura 4: Ejemplo de cálculo de 5 (3). obliga a que el registro acumulador tome el valor 0, a que de la memoria ROM se lea el coeficiente h 0, a obtener el dato 6 y a actualizar la cadena de registros, de manera que cuando tenga lugar el flanco activo de cada uno tomará el valor del que está a su izquierda. Estos cambios se recogen en la figura 6. Como ocurre durante el proceso de cálculo de y 5, el contenido de estos registros no cambiará hasta que a la salida del sumador se obtenga el valor correspondiente a y 6. Por medio de la selección del multipleor, en cada paso se presentará el multiplicador el dato apropiado. Las figuras 6, 7, 8 y 9 muestran los sucesivos estados correspondientes al cálculo de y 6 de acuerdo con el funcionamiento descrito del circuito. atos de entrada al filtro Como se comentó en la introducción, para facilitar el desarrollo de la práctica se va a considerar que los datos de entrada al filtro toman unos valores determinados a priori, guardados en una memoria incluida en el diseño. Esta memoria es una ROM de 256 posiciones y 8 bits de ancho. El bus de direcciones de la memoria está controlado por un contador del tamaño apropiado, que se incrementa cada vez que el filtro ha completado las operaciones correspondientes a un dato. El contenido de esta memoria de datos está disponible en 6

7 ato ir ato Salida y4 ato Entrada 2 Figura 5: Ejemplo de cálculo de 5 (4). Consideraciones relativas al diseño A la hora de realizar el diseño deben tenerse en cuenta las siguientes consideraciones: El número de coeficientes del filtro es 6. Sus valores se indican en la tabla 1. Coeficiente Valor h 0 1 h 1 2 h 2 3 h 3 4 h 4 5 h 5 6 Tabla 1: Coeficientes del filtro. Aunque no sea necesario para codificar estos valores, se va a considerar un tamaño de 8 bits para los coeficientes, de acuerdo con las características del multiplicador. Por tanto, la anchura de palabra de la memoria ROM donde se almacenan los coeficientes es de 8 bits. La señal de debe ser la misma para todo el circuito, y el flanco activo de es el de subida. 7

8 El registro acumulador debe cargarse con el valor 0 en el instante adecuado utilizando una señal de reset síncrono. Alahoradediseñar el registro acumulador y el sumador debe tenerse presente que, al realizar las sucesivas operaciones, el valor del resultado parcial puede ir incrementándose, y con ello el número de bits necesarios para codificarlo. Esto obliga a diseñar tanto el registro como el sumador con un tamaño adecuado: si no es el suficiente el resultado podrá ser incorrecto, si es demasiado elevado la implementación no será eficiente. Relacionado con lo anterior, debe también tenerse en cuenta que las entradas al sumador tienen que ser datos del mismo número de bits. Tal y como se acaba de mencionar, la procedente del registro acumulador tendrá un tamaño adecuado para codificar el resultado, mientras que la procedente del multiplicador será de 16 bits, puesto que opera con números de 8 bits. Esto va a hacer necesario ampliar la salida del multiplicador con el número de bits a la izquierda apropiado. ato ir ato Salida y5 ato Entrada 6 Figura 6: Ejemplo de cálculo de 6 (1). 8

9 ato ir. 6 6 ato Salida y5 ato Entrada 6 Figura 7: Ejemplo de cálculo de 6 (2). ato ir. 6 6 ato Salida y5 ato Entrada 6 Figura 8: Ejemplo de cálculo de 6 (3). 9

10 ato ir. 6 6 ato Salida y5 ato Entrada 6 Figura 9: Ejemplo de cálculo de 6 (4). 10