Respuestas al Problemario Memoria Cache

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Ana Maldonado Marín
hace 7 años
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1 Respuestas al Problemario Memoria Cache 1. Para la traza de direcciones dada a continuación, calcule la tasa de aciertos suponiendo una memoria caché (mapeo directo) de cuatro líneas de ocho bytes de longitud cada una. El CPU direcciona por byte y por palabra de 4 bytes, siendo el tamaño del bus de direcciones de 32 bits. Formato dirección Virtual: 2 bits para byte, 1 bit para palabra, 2 para línea 27 para etiqueta. Línea Etiqueta A/F A/F x 9 RB A F RB A A RB A F RB A A A RB A1A 3 50 A A RB A1B 3 50 A A RB A1C 3 50 A A RB A1D 3 50 A A RB A1E 3 50 A A ESTE TROZO SE REPITE 10 VECES RW B0B F F RW B F F RB A1F 3 50 A A RB A F F RB A F F RB A A A RB: Read Byte RB A F F RW: Read Word RB A3F 3 51 F 81 aciertos/134 Accesos totales = 60,4% aciertos 2. Considere un procesador de 64 bits que cuenta con una memoria caché interna de 64K Bytes de capacidad, mapeo directo con 256 líneas. La memoria principal es de 4G Bytes. a) Indique el número de bytes por línea. 1 punto 256 b) Muestre el formato de dirección virtual de este sistema de memoria. Etiqueta: 16; Línea: 8; (Palabra: 5; Bytes: 3 = 8) c) Para la traza de direcciones dada a continuación calcule la tasa de aciertos. 7A*7=49A;+5A=54A/112 (48.2%) Considere ahora una cache asociativa de dos vías con 128 conjuntos y 16 bytes por línea: d) Muestre el formato de dirección virtual de este sistema de memoria. Etiqueta: 21; Línea: 7; (Palabra: 1; Bytes: 3 = 4) e) Calcule la tasa de aciertos y compare. Use el algoritmo de reemplazo LRU. 13A*7=91A;+4A=96A/112 (85.7%) Dirección RB 0x1201AB1 F F RB 0xD2019FC F F RB 0xD201A34 F F RB 0x12C19F1 F F RB 0x F F RB 0x12C1998 A F RB 0x12C1391 F A F 2da vez en adelante Todos aciertos (13) RB 0x12C199A A A A RB 0xD2C1A34 F F F RB 0x12C19F1 F A F RB 0xD2CB833 F A F RB 0x52CBB32 F F F Se repite 8 veces RB 0xD2CB856 A A F RB 0xD2CBB56 F F F RB 0xD2CBB55 A A A RB 0x12C1A51 F F F RB 0XD3CBB59 F F F RB 0xD2CBB55 F F A RB 0x51CA835 F A F RB 0x120139A F F RB 0x12C1990 A A 3. Suponga una memoria caché de correspondencia directa (o correspondencia directa), de 128K bytes de datos con líneas de 256 bytes de longitud cada una. El CPU direcciona por byte y por palabra de 4 bytes, siendo el tamaño del bus de direcciones de 32 bits. a) Calcule el número de líneas de caché.

2 b) Muestre el formato de dirección virtual. c) Muestre la secuencia de aciertos y fallos y calcule la tasa de aciertos para la traza mostrada a continuación. d) Considerando que ahora cuenta con una cache asociativa de dos vías, de igual número de conjuntos que de líneas del caso anterior y con el mismo número de bytes por línea que en el caso anterior. Repita la parte c). El algoritmo de sustitución es FIFO. a) # de lineas = 128 kbytes 256 lineas/byte = = 29 = 512 lineas b) Etiqueta: 15 bits Linea: 9 bits W: 6 bits B: 2 bits c) Ciclo 1 Ciclo 2 Ciclo 3 RB F RB 0058A0 F RB 01372C A RB F F F RB 01372C A F F RB VECES A A A RB A A A RB A A A RB 0BA600 F A A A A A A A A A A A RB 2858FC 4 VECES F A A A F A A A F A A A RB 0BA608 A A A A A A A A A A A A RB 0BA700 F A A A A A A A A A A A RB 3537B0 F F F RB 3537B4 A A A RB 0BA708 A A A RB F F F RB 28580C A RB F RB A # total de accesos = 81; # de aciertos = 62; h = = 76,54% d) Ciclo 1 Ciclo 2 Ciclo 3 RB F RB 0058A0 F RB 01372C A RB F A A RB 01372C A F F RB VECES A A A RB A A A RB A A A RB 0BA600 F A A A A A A A A A A A RB 2858FC 4 VECES F A A A A A A A A A A A RB 0BA608 A A A A A A A A A A A A RB 0BA700 F A A A A A A A A A A A RB 3537B0 F F F RB 3537B4 A A A RB 0BA708 A A A RB F F F RB 28580C A RB F RB A # total de accesos = 81; # de aciertos = 66;

3 4. Indique el formato de dirección virtual si se tiene una caché de 32K Bytes y una memoria principal de 16 M Bytes en los siguientes casos: El tamaño de las palabas es 64 bits. a) Caché correspondencia directa con líneas de 16 bytes ETIQUETA LINEA PALABRA BYTE b) Caché asociativa por conjuntos con conjuntos de 4 líneas y líneas de 8 bytes. (1 PUNTO) ETIQUETA CONJUNTO BYTE c) Caché completamente asociativa con líneas de 32 bytes. (1 PUNTO) ETIQUETA PALABRA BYTE 5. Considere un procesador que direcciona por byte y palabra de 32 bits un espacio de memoria de 16 Mbytes. Para la traza de accesos que se muestra a continuación, responda: a) Calcule la tasa de aciertos para una memoria caché de correspondencia directa que utiliza el siguiente formato de dirección virtual: Etiqueta Linea Palabra Byte 8 bits 12 bits 2bits 2 bits b) Calcule la tasa de aciertos para una memoria caché, asociativa por conjuntos de 2 vias que utiliza el siguiente formato de dirección virtual: Etiqueta Conjunto Palabra Byte 12 bits 8 bits 2bits 2 bits Caso a Caso b 1era X20 1era X20 RB 0x F A F A RB 0x146A22 F A F A RB 0x46007A F F F A RB 0x146A28 A A Se repite 20 veces A A RB 0x A A A A RB 0x F A F A RB 0X F F A A

4 6.- Una cierta computadora tiene un sistema de memoria caché de correspondencia directa, y las direcciones que genera el CPU se interpretan según el formato: Etiqueta Línea Palabra Byte 8 bits 8 bits 5 bits 3 bits a) Calcule la capacidad de la memoria caché en bytes, y diga cuál es su organización. La memoria se organiza en palabras de 2 3 = 8 bytes, y cada linea contiene 2 5 = 32 palabras, por lo cual el número de bytes por línea es 256. Dado que hay 8 bits dedicados a la identificación de línea, la caché contiene 2 8 = 256 líneas, y su capacidad será entonces de 256 x 256 = 64 kbytes. b) Muestre la secuencia de aciertos y fallos y calcule la tasa de aciertos para la traza mostrada a continuación. Lazo externo 1ª paso Pasos 2 a 4 Dirección Línea Etiqueta 1ª paso Pasos 2 a 11 Pasos 1 a A50 3A 00 F 003A58 3A 00 A 013A60 3A 01 F 013A80 3A 01 A 3A A F 025B00 5B 02 F F 025B10 5B 02 A A 025B18 5B 02 A A A 3A A A A A 003A58 3A 00 F F F 003A70 3A 00 A A A 013A58 3A 01 F F F 3B23A8 23 3B F A A 3A A A A AA5BB0 5B AA F F AA5BB8 5B AA A A AA5BC0 5B AA A A 3A5BF0 5B 3A F F F A F A Número total de accesos a memoria = x ( x 6) = 303 Número de aciertos = x x x (11 x 4) = 197 h = Aciertos Accesos = = 0,6502

5 7.- El diseñador de la computadora del problema 6 decide cambiar el sistema de memoria caché por una memoria asociativa por conjuntos de 2 vías, y el formato de dirección es ahora: Etiqueta Conjunto Palabra Byte 12 bits 4 bits 5 bits 3 bits a) Calcule la capacidad de la memoria caché en bytes, y diga cuál es su organización. El número de bytes por línea es 256, igual que en el caso anterior, pero ahora tenemos dos vías o líneas por conjunto, así que hay 512 bytes por conjunto. Dado que se usan 4 bits para la identificación de conjunto, la caché contiene 2 4 = 16 conjuntos, y su capacidad será entonces de 512 x 16 = 8 kbytes. b) Muestre la secuencia de aciertos y fallos y calcule la tasa de aciertos para la traza del problema (1.b), suponiendo el uso del algoritmo de sustitución LRU. Lazo externo 1ª paso Pasos 2 a 4 Dirección Conj. Etiqueta 1ª paso Pasos 2 a 11 Pasos 1 a A50 A 003 F 003A58 A 003 A 013A60 A 013 F 013A80 A 013 A 3A A2 F 025B00 B 025 F F 025B10 B 025 A A 025B18 B 025 A A A 3A A2 A A A 003A58 A 003 A A A 003A70 A 003 A A A 013A58 A 013 A A A 3B23A8 3 3B2 F A A 3A A2 A A AA5BB0 B AA5 F F AA5BB8 B AA5 A A AA5BC0 B AA5 A A 3A5BF0 B 3A5 F F F A F A El número total de accesos a memoria sigue siendo 303. Número de aciertos = x x x (11 x 6) = 285 h = Aciertos Accesos = = 0,9406 Pese a ser una memoria caché más pequeña, el uso del esquema asociativo por conjuntos aumenta la tasa de aciertos de 65% a 94%. Si embargo, la mejora procede casi exclusivamente del lazo interno, pues en el lazo externo el algoritmo LRU en este caso hace la peor decisión posible cada vez. Usar más de dos vías o un algoritmo de reemplazo con algo de aleatoriedad mejoraría aún más el valor de h.

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