Dispositivos de memoria (Parte #2)

Transcripción

1 Departamento de Electrónica Electrónica Digital Dispositivos de memoria (Parte #2) Bioingeniería Facultad de Ingeniería - UNER

2 Clasificación RWM Read-Write Memories ROM Read Only Memories NVRWM Non Volatile RWM Random Access Memories (RAM) Non-Random Access Memories MROM Mask ROM EPROM Erasable PROM SRAM Static RAM DRAM FIFO/LIFO First Input First Output Last Input First Output PROM Programmable ROM E 2 PROM Electrically Erasable PROM Dynamic RAM Shift Register FLASH Requieren alimentación para mantener la información

3 SRAM - Static RAM Arquitectura general Bus de direcciones CS R/W o WE OE MEMORIA SRAM Bus de datos Almacenamiento en latch D Bipolares, MOS (NMOS, PMOS), CMOS y BiCMOS

4 Estructura funcional interna Modelo simplificado de celda SRAM

5 SRAM 8 x 4 Bus de direcciones

6 El bus de datos siempre es bidireccional El buffer de salida se deshabilita siempre que WE sea asertiva Bus de datos

7 Modos de funcionamiento Modo CS/ OE/ R/W ó WE V CC I CC Salida Standby H X X V CC I sb HZ Lectura L L H V CC I CC D OUT Escritura L X L V CC I CC D IN I StanBy = 10% I CC V StandBy = 2,2 V (típico)

8 Temporización: ciclo de lectura t AA : tiempo de acceso t ACS : tiempo de acceso de selección de chip t OZ : tiempo de deshabilitación de salida t OE : tiempo de habilitación de salida t OH : tiempo de retención de salida

9 Definiciones tiempo de acceso t AA : tiempo necesario para tener una salida estable de datos después de un cambio de dirección, con las entradas de control asertivas. Es el dato que se especifica como principal en las hojas de datos ( SRAM de 70 ns ). tiempo de acceso de selección de chip t ACS : tiempo necesario desde CS asertiva y la dirección establecida hasta salida estable de datos. tiempo de habilitación de salida t OE : el tiempo que necesitan los búferes para salir del estado de HiZ una vez que CS y OE son asertivas y la dirección está establecida. tiempo de deshabilitación de salida t OZ : el tiempo que necesitan los búferes para deshabilitarse cuando CS o OE dejan de ser asertivas. tiempo de retención de salida t OH : tiempo que los datos permanecen válidos después de un cambio de dirección.

10 Ciclo de escritura t AS : tiempo de establecimiento de dirección t CSW : tiempo de selección de chip t AH : tiempo de retención de dirección t DS : tiempo de establecimiento de datos t WP : ancho de pulso de escritura t DH : tiempo de retención de datos

11 Definiciones tiempo de establecimiento de dirección t AS : la dirección debe ser estable antes de que CS y WE sean asertivas. Este es el mínimo tiempo que debe transcurrir desde el cambio de dirección hasta que ambas CS y WE sean asertivas. tiempo de retención de dirección t AH : análogo a t AS, es el tiempo que las direcciones deben estar estables, después de que CS o WE dejan de ser asertivas tiempo de selección de chip t CSW : tiempo mínimo que CS debe ser asertiva, antes de que termine el ciclo de escritura (este termina cuando ambas CS y WE dejan de ser asertivas) ancho de pulso de escritura t WP : mínimo ancho de pulso de WE tiempo de establecimiento de datos t DS : todas las entradas deben ser estables este tiempo antes de que finalice el ciclo de escritura. tiempo de retención de datos t DH : análogo a t DS, las entradas de datos deben ser estables este tiempo, después de finalizado el ciclo.

12 Formas comerciales Formas comerciales 6264: 8K x : 32K x : 128K x : 512K x 8

13 Formas comerciales

14 Formas comerciales

15 DRAM - Dynamic RAM Tecnología MOS Almacenamiento en capacitores MOS Requieren refresco, aún energizadas (2 a 16 ms) Alta capacidad de almacenamiento / Alta densidad bajo costo por bit almacenado 4 veces mayor densidad que las SRAM -25% costo por bit que las SRAM Velocidad de operación media Bajo consumo -50% a -20% potencia que las SRAM Aplicaciones típicas Requerimientos de alta capacidad de almacenamiento Memoria principal de PCs

16 Crecimiento en la capacidad de CIs DRAM 256Mb 1Gb Capacidad Mb 4 Mb 16Mb 64 Mb Kb 64 Kb Año de introducción

17 Tipos de memorias DRAM FPM DRAM: Fast Page Mode DRAM EDO DRAM: Extended Data Out DRAM BEDO DRAM: Burst EDO DRAM SDRAM SDR SDRAM: Synchronous Dynamic RAM DDR SDRAM: Double Data Rate Synchronous DRAM DDR2 SDRAM: Double Data Rate Two Synchronous DRAM DDR3 SDRAM: Double Data Rate Three Synchronous DRAM Rambus RAM XDR DRAM: Extreme Data Rate XDR2 DRAM Extreme Data Rate2 VC-RAM: Virtual Channel Random Access Memory Video RAM SGRAM: Synchronous Graphics DRAM GDDR2: Graphics Double Data Rate2 GDDR3: GDDR4 GDDR5

18 Arquitectura general Bus de direcciones CAS/ RAS/ WE/ MEMORIA DRAM Bus de datos CAS/: column address strobe RAS/: row address strobe

19 Celda de memoria Celda de memoria SRAM Celda de memoria DRAM

20 Refresco Refresco por ráfaga: suspende la operación y refresca Refresco distribuido: refresco intercalado con la operación Refresco con operaciones de lectura DRAM 1M x 1: celdas 4 ms / celdas = 3.8 ns por celda DRAMs actuales: una lectura refresca la fila completa Escritura: SW1 y SW2: on SW3 y SW4: off Lectura: SW2, SW3 y SW4: on SW1: off

21 Arquitectura interna Problema: Limitaciones de los Ps para direccionar muchas líneas DRAM 16K x 1 necesita 14 bits de AD (2 14 = ) DRAM 64K x 1 necesita 16 bits de AD (2 16 = ) DRAM 1M x 1 necesita 20 bits de AD (2 20 = ) Solución: Multiplexar las líneas de dirección 1. Se presentan y almacenan internamente las líneas de filas de la matriz de memoria RAS 2. Se presentan y se almacenan internamente las líneas de las columnas de la matriz de memoria CAS

22 El arreglo lógico es de 64K x 1 pero físicamente es de 256 x 256. Las 16 líneas de dirección necesarias se multiplexan de a 8. RAS (Row address strobe sincronismo de dirección de renglón) CAS (Column address strobe)

23 Temporización Ciclo de refresco Se refrescan una fila completa en cada ciclo

24 Ciclo de lectura

25 Ciclo de escritura

26 Formas comerciales

27 Ciclo de lectura 2 1 3

28 RWM Read-Write Memories ROM Read Only Memories NVRWM Non Volatile RWM Random Access Memories (RAM) Non-Random Access Memories MROM Mask ROM EPROM Erasable PROM SRAM Static RAM DRAM FIFO/LIFO First Input First Output Last Input First Output PROM Programmable ROM E 2 PROM Electrically Erasable PROM Dynamic RAM Shift Register FLASH

29 Memorias tipo pila (stacks) (First Input First Output, Last Input First Output) Interfases de transmisión de datos entre dispositivos de distinta velocidad: Teclado CPU o CPU impresora Stacks de microprocesadores

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