Dispositivos de lógica programable

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1 Dispositivos de lógica programable SISEMAS ELECRÓNICOS DIGIALES 2 o Curso Ingeniería écnica Industrial Especialidad en Electrónica Industrial Dr. José Luis Rosselló Índice Conceptos generales Dispositivos programables ipos de dispositivos programables PROMs FPLAs PALs FPGAs Logica Programable 2 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 1

2 Idioma Programa de alto nivel (Algoritmo) Maquinas secuenciales Puertas lógicas Especificación Comportamiento ransferencia entre registros (RL) Lógica FLUJO DE DISEÑO SÍNESIS LÓGICA AUOMÁICA ransistores Rectángulos Circuitos Layout Dispositivo programable IMPLEMENACIÓN LÓGICA PLDs Logica Programable 3 Conceptos generales Cada circuito integrado contiene un determinado número de elementos lógicos Para cada tipo de aplicación el esquema de interconexiones es fija Posibles implementaciones de una aplicación En un circuito específico (ASIC) En un circuito de propósito general (programable) Logica Programable 4 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 2

3 Fundamento Cualquier función lógica puede expresarse como suma de productos F=m 1 +m 2 +m 3 + =xyz+ zyz+xyz La función se realiza en dos niveles 1 er nivel Producto 2 o nivel Suma Logica Programable 5 Esquema de conexiones Conexión entre líneas mediante un dispositivo programable A s B s=0 s=1 A B A B Este elemento conector puede ser un fusible (si la programación de cada interconexión es permanente) o un transistor MOS de doble puerta si queremos que además de programable sea reconfigurable Logica Programable 6 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 3

4 Modelo de estructura AND ~ 1 1 x 1 x 2 x n-1 x n Pull - up s s s s x 1 x 2 x 3 x n-1 x 1 x 2 x 3 x n-1 x n x n Logica Programable 7 Modelo de estructura OR Pull - down 0 ~ 0 x 1 x 2 x n-1 x n s s s s x 1 x 2 x 3 x 1 x 2 x 3 x n-1 x n x n-1 x n Logica Programable 8 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 4

5 Matriz programamable AND-OR Permite realizar cuatro funciones logicas de n entradas. X Y Z f 1 f 2 f 3 f 4 Logica Programable 9 Ejemplo de programación Ejemplo sencillo: Full adder s=xyz+xyz +xyz+xyz c=xyz+xyz +xyz+xyz X Y Z c s Logica Programable 10 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 5

6 Dispositivos programables ecnología basada en fusibles Programable una sola vez No-Volátil ecnología basada en SRAM Reconfigurable Volátil ecnología EPROM y EEPROM Reconfigurable No-Volátil Logica Programable 11 ecnología basada en fusibles A B Fusible V DD f(a,b,c) C V DD A f(a,b,c)=abc A B B C C Logica Programable 12 ABC Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 6

7 ecnología EPROM y EEPROM ransistor MOS Óxidodepuerta Fuente n+ Puerta Drenador n+ Óxido de campo (SiO 2) Substrato tipo P p+ stopper ransistor n-mos Logica Programable 13 ecnología CMOS Logica Programable 14 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 7

8 Concepto de ensión umbral (V H ) Fuente V GS Lineas de Campo Eléctrico Puerta V DS Drenador n+ n+ Substrat tipus p p- Zona de vaciamiento (ausencia de agujeros) Canal de conducción (electrones acumulados) Logica Programable 15 Curvas características del transistor n-mos ID (ma) 2 1 V DS =V GS -V V GS =5V Lineal Saturación V GS =4V V GS =3V ID Corriente sub-umbral V GS =2V V GS =1V V DS (V) (a) I D en función de V DS 0.0 V V GS (V) (b) I D en función de V GS (para VDS =5V). ransistor n-mos W = 100µm, L = 20µm Logica Programable 16 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 8

9 ransistor MOS de doble puerta Fuente Puerta flotante Puerta Drenador D G n + p n + S Substrato Símbolo Logica Programable 17 Programación del transistor de doble puerta 20 V 0V 5V 10 V 5V 20 V 0V 5V S D S D S D Programación por avalancha Los electrones quedan atrapados en la puerta flotante El valor efectivo de la tensión umbral aumentadebidoal apantallamiento de los electrones atrapados en la puerta flotante Logica Programable 18 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 9

10 Desplazamiento de V H I D V GS (V) Logica Programable 19 Flash EEPROM Puerta de control Puerta flotante Borrado Óxido de tunneling n + Fuente Programación Substrato P n + Drenador Logica Programable 20 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 10

11 Cross-sections of NVM cells Flash Courtesy Intel EPROM Logica Programable 21 Puertas distribuidas (esquema físico) 0 1 Pull - up out = 1 0 x 1 x 2 x n-1 x n out = Pull - up x 1 x 2 x n-1 x n Logica Programable 22 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 11

12 ipos de dispositivos programables PROM: Matriz OR programable y AND no programable FPLA: Matriz AND y OR programables PAL: Matriz AND programable y OR no programable Logica Programable 23 PROM Matriz OR programable y AND no programable Más rápidas si se comparan con otros tipos de lógica Ideales si hemos de implementar funciones que usan todos los mintérminos Codificadores, Look-up tables Para n entradas tenemos 2n puertas AND Bastante extensas para n grande Logica Programable 24 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 12

13 PROMs I o I 1 I 2 O 1 O 2 m o m 1 m 2 m 3 m 4 m 5 m 6 m 7 O k Logica Programable 25 Esquema básico de una PROM A 0 A 1 A N-1 AND ARRAY P 0 P 1 P 2 N -1 OR ARRAY CE (CHIP ENABLE) O 0 O 1 O M Logica Programable 26 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 13

14 Problema 1: Implementar en las siguientes funciones: f 1 =AB+BC f 2 =(A+B+C)(A+B) f 3 =A+BC A B C f 1 f 2 Logica Programable 27 f 3 Problema 2: Implementar un conversor de binario a código gray A B C f 1 f 2 f 3 Logica Programable 28 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 14

15 FPLA Matriz OR y AND programables Más pequeñas y flexibles que las PROM Cualquier término producto puede ser programado (no sólo mintérminos) Más lentas al tener una etapa más para ser programada Logica Programable 29 Problema: Voto mayoritario Programa la PLA de forma que proporcione el sentido del voto mayoritario de un total de cinco electores (cada voto consiste en un sí o un no). c Logica Programable 30 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 15

16 Polaridad de salida programable P 1 P n I 1 I k Polaridad de salida alta Polaridad de salida baja Salidas complementarias Polaridad programable (P) V DD Fusible Logica Programable 31 Extensión de la PLAs Circuitos basados en la estructura AND- OR modificada de forma que: Permiten terminales bidireccionales Permiten la utilitzación de variables intermedias Logica Programable 32 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 16

17 Pines bidireccionales y líneas de realimentación P 1 P n P n+1 I 1 I k IO m ree-state driver Logica Programable 33 Logica Programable 34 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 17

18 Ejemplo: Función paridad de 9 bits F=x 0 x 1 x 2 x 3 x 4 x 5 x 6 x 7 x 8 Implementación a 2 niveles : 256 mintérminos Implementación multinivel y 0 =x 0 x 1 x 2 y 1 =x 3 x 4 x 5 y 2 =x 6 x 7 x 8 F=y 0 y 1 y 2 Logica Programable 35 x0 x1 x2 x3 x4 x5 x6 x7 F y2 y1 y 0 x8 Logica Programable 36 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 18

19 PAL Matriz AND programable y OR no programable Compromiso entre las FPLA y PROMs (más rápidas que las FPLA y no tan grandes como las PROMs) Los términos productos comunes a varias funciones tienen que ser implementados por duplicado Logica Programable 37 PAL comercial: PAL16L8 Logica Programable 38 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 19

20 Problema: Programación de un comparador de 4 bits Programar una PAL16L8 de forma que compare dos números de cuatro bits. El sistema ha de producir tres salidas (X,Y,Z), donde X=1 sólo cuando A=B, Y=1 sólo cuando A>B y Z=1 sólo cuando A<B. Solución: X=E 3 E 2 E 1 E 0 Y=a 3 b 3 +E 3 a 2 b 2 +E 3 E 2 a 1 b 1 +E 3 E 2 E 1 a 0 b 0 Z= a 3 b 3 +E 3 a 2 b 2 +E 3 E 2 a 1 b 1 +E 3 E 2 E 1 a 0 b 0 Donde E i evalua si los bits a i yb i son iguales o no. E i =a i b i +a i b i Logica Programable 39 Implementación del comparador a 3 b 3 E 3 E 2 E 1 E 0 (sin usar) a 2 b 2 a 1 b 1 a 0 b 0 E 3 E 2 E 1 E 0 X(A=B) Y(A>B) Z(A<B) Logica Programable 40 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 20

21 PAL16R8. Salida con resgistros Logica Programable 41 PLDs Complejas Logica Programable 42 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 21

22 Estructura de las macro celdas Introducción de módulos secuenciales en las macro-celdas Logica Programable 43 Diagrama de bloc Macrocell Logica Programable 44 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 22

23 Programación registro universal de 8 bits en EP224 Po P1 P2 P3 P 4 P5 P6 P7 SL SR So S1 Qo Q1 Q2 Q3 Q 4 Q5 Q6 Q7 Input (Clk) Input (P 0 ) Input (P 1 ) Input (P 2 ) Input (P 3 ) Input (P 4 ) Input (P 5 ) Input (P 6 ) Input (P 7 ) Input (S 0 ) Input (S 1 ) Input (SL) Input (SR) Input (NC) Global Bus Macrocell 1 Macrocell 2 Macrocell 3 Macrocell 4 Macrocell 5 Macrocell 6 Macrocell 7 Macrocell 8 I/O (Q 0 ) I/O (Q 1 ) I/O (Q 2 ) I/O (Q 3 ) I/O (Q 4 ) I/O (Q 5 ) I/O (Q 6 ) I/O (Q 7 ) Logica Programable 45 Esquema por macro-celda S 0 S 1 P 0 -P 7 Q 0 -Q 7 Load SL SR Mem S1 S0 out P3 Q2 Q4 Q3 Q3 0 x x x x x x x 0 x x x 1 x x x x 0 x x x 1 x x x x x x x Q 3 D Q C Logica Programable 46 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 23

24 Programación salida Q3 P 0 -P 7 Q 0 -Q 7 S 0 S 1 S 0 S 1 P 3 S 0 S 1 Q 2 S 0 S 1 Q 4 S 0 S 1 Q 3 Q 3 D Q C P 3 Q 2 Q 4 Logica Programable 47 Arquitectura Classic de Altera Logica Programable 48 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 24

25 Configuraciones Modo 0: Registro controlado por el reloj global. La salida se controla por la lógica del término producto Modo 1: La salida se encuentra permanentemente habilitada. El reloj se controla por la lógica del término producto Logica Programable 49 Integrados Classic de Altera EP610 EPLD 300 puertas equiv. 2Clksindep 16 macro-celdas tpd = 10ns freq = 100 MHz EP910 EPLD 450 puertas equiv. 2Clksindep 24 macro-celdas tpd = 12ns freq = 76.9 MHz Logica Programable 50 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 25

26 EP1810 EPLD 900 puertas equiv. 4Clksindep 48 macro-celdas tpd = 20ns freq = 50 MHz Logica Programable 51 Evolución de las PLAs: Las FPGAs Contenido de las FPGAs: Matriz de celdas regularmente dispuestas sobre silicio cuya funcionalidad es progamable (las llamamos CLB) Colección de celdas programables de entrada-salida dispuestas perimetralmente y que deonomnamos IOB Colección de bloques de interconexión que, bajo programación permiten conectar CLBs e IOBs entre sí Logica Programable 52 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 26

27 (CLBs) (IOBs) Logica Programable 53 Líneas de interconexión IOBs CLBs Logica Programable 54 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 27

28 Logica Programable 55 ipos de tecnología usada ecnología SRAM PLICE (Fusibles) EPROM EEPROM Volátil Sí No No No Re-Prog Sí No Sí Sí Logica Programable 56 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 28

29 FPGAs comerciales Altera(MAX,FLEX,ACEX,Cyclone,APEX,.) Xilinx (XC2000, XC8100, ) Actel (AC 1-4, 3200DX, 1200XL, ) Cross Point (CP20) Concurrent Logic (CLi6000) Quick Logic (pasic) Intel (ifx780) AMD (MACH1,2,3,4,5) AMEL (AV) Pilkingston (Serie S) Zycad Gatefield (Serie GF) Logica Programable 57 Ejemplo de FPGA comercial, Família MAX5000 (Multiple Array Matrix )de Altera Logica Programable 58 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 29

30 Arquitectura del los bloques básicos (LAB) Logica Programable 59 Estructura de macro-cel.la Logica Programable 60 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 30

31 Componentes de expansión y control I/O Logica Programable 61 Família MAX7000 Logica Programable 62 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 31

32 Arquitectura Logica Programable 63 Estructura de la macro-celda Logica Programable 64 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 32

33 Estructura de expansión Shareable expanders Parallel expanders Logica Programable 65 Control del bloc E/S Logica Programable 66 Jose Luis Rosselló. Grupo de ecnología Electrónica, Universitat Illes Balears 33