Estructura y Tecnología de Computadores. Módulo D. Buses del computador
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- Gerardo Navarro Belmonte
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1 1 Estructura y Tecnología de Computadores Módulo D. Buses del computador Tema 7. Jerarquía de buses y buses estándar José Manuel Mendías Cuadros Dpto.. Arquitectura de Computadores y Automática Universidad Complutense de Madrid 2 contenidos 1. Introducción Problemas del bus único. 2. Jerarquía de buses Buses local, del sistema y de expansión. Ventajas de la jerarquía de buses. Función del interfaz de bus. Otras topologías. 3. Especificaciones de un bus estándar Niveles de especificación 4. Ejemplos Jerarquía de buses en un PC Pentium. Otros buses estándar
2 3 Problema: 1. introducción Cuando queremos conectar un gran número de dispositivos a un mismo bus, nos encontramos con dos problemas fundamentales DISMINUCIÓN DEL RENDIMIENTO GLOBAL DEL SISTEMA Aumenta el retardo de propagación de las señales El bus debe tener mayor longitud para soportar mayor número de dispositivos Las señales de arbitraje (GRANT), si son encadenadas, debe propagarse a través de un mayor número de posibles masters El bus puede actuar como un cuello de botella Si la demanda de la transferencia es mayor que la capacidad del bus los dispositivos deberán esperar mucho tiempo para poder transmitir La diferencia de velocidad de los dispositivos afecta negativamente al rendimiento global En el mismo tiempo que un dispositivo lento realiza una transferencia, uno rápido podría haber realizado miles de transferencias INCOMPATIBILIDAD DEL BUS CON LOS DISPOSITIVOS Existen dispositivos de E/S diseñados para un determinado bus, que son incompatibles con otros computadores que utilizan un bus distinto Solución ideal: que todos los computadores utilizasen un estándar de bus uniforme Problema: cada fabricante diseña sus propios buses optimizados para sus arquitecturas, por lo que es muy difícil que todos se pongan de acuerdo Solución a ambos problemas: Utilizar una jerarquía de buses en lugar de un único bus 4 1. introducción Ejemplo de reducción del rendimiento del sistema de un sistema con bus único Procesador a 200 MHz (tiempo ciclo = 5 ns) Ciclo medio por instrucción: CPI = 2 ciclos Una instrucción tarda en promedio 2 x 5 ns = 10 ns El computador puede ejecutar ~100 MIPS El procesador se conecta a la cache y al resto de dispositivos a través de un único bus del sistema Cuando se realiza una operación de E/S se detiene la actividad del procesador, ya que no puede leer instrucciones de la cache mientras el bus está ocupado El disco tiene un tiempo de acceso de 10 ms y una velocidad de transferencia de 10 MB/seg Queremos realizar una transferencia de 512 KB de disco a memoria 512 KB Tiempo = 10 ms KB/s = 61,2 ms En ese tiempo, la CPU podría haber ejecutado: (0,0612 s) x (100 x 10 6 instruc /s ) = 6,12 millones de instrucciones
3 5 2. jerarquía de buses Buses local, del sistema y de expansión Procesador Bus Local Bus Sistema Cache Memoria Coprocesador Matemático Bus Local y Bus del Sistema Buses rápidos, cortos Buses Propietarios (no estándares) Optimizados para la arquitectura Nº fijo de dispositivos de prestaciones conocidas Interfaz bus Adapta las velocidades de ambos buses Convierte las señales de un bus a otro Bus Expansión o de E/S Interfaz con Bus Expansión Bus de expansión Buses más largos y lentos Bus abierto (estándar) Accesible por el usuario Nº indeterminado de dispositivos de distintas prestaciones Controlador Disco Vídeo Red Fax/módem Puerto serie Puerto paralelo Disco Monitor Red Módem Ratón Impresora 6 Ventajas de la jerarquía de buses 2. jerarquía de buses El bus local entre el procesador y la cache aísla el tráfico de E/S del procesador Se puede transferir información entre la memoria y la E/S sin interrumpir la actividad del procesador El bus de expansión reduce el tráfico en el bus del sistema La transferencia entre cache y memoria principal se pueden realizar de forma más eficiente Se pueden realizar una transferencia de memoria cache a memoria principal al mismo tiempo que el interfaz recibe datos desde un dispositivo de E/S El procesador+cache o el coprocesador tienen la misma prioridad en el acceso al bus que todos los dispositivos conectados al bus de expansión de forma conjunta Se elimina el problema de la incompatibilidad El bus local y del sistema suelen ser propietarios (no estándar) y están optimizados para cada arquitectura particular Los buses de expansión son buses estándares o abiertos (ISA, EISA, PCI, VME, etc.) Los buses estándares son independientes del computador Estos buses tienen unas características y especificaciones perfectamente definidas Existe una amplia gama de controladores o adaptadores para periféricos compatibles con estos buses La conexión de un controlador a un bus estándar es sencilla y rápida (mediante conectores estándares) Podemos utilizar los mismos controladores y periféricos en otro computador que disponga del mismo bus estándar
4 7 Función del interfaz o adaptador de bus 2. jerarquía de buses Adaptar las velocidades de ambos buses El bus del sistema es, en general, más rápido que el bus de expansión El adaptador debe actuar como buffer de almacenamiento intermedio para evitar la pérdida de datos Conversión de líneas del bus Los buses pueden tener utilizar señales distintas para realizar funciones similares Ejemplos: 1) Líneas de operación distintas Bus sistema: Una única línea RD/WR* Bus expansión: Dos líneas READ - WRITE separadas 2) Líneas multiplexadas y dedicadas Bus sistema: líneas de dirección/datos multiplexadas (AD0, AD15, A16-A19) Bus expansión: líneas de dirección y datos dedicadas (A0-A19, D0-D15) 3) Distinto número de líneas de datos Bus sistema: D0-D31 Bus expansión: D0-D15 El adaptador debe dividir cada transferencia de 32 bits en dos transferencias de 16 bits 4) Distinto protocolo de transferencia Bus sistema: síncrono Bus expansión: asíncrono El adaptador deberá comunicarse de forma síncrona con el bus del sistema y de forma asíncrona con el bus de expansión El adaptador deberá ser capaz de generar las señales de sincronización adecuadas dependiendo del bus con el que se comunique Etc jerarquía de buses Otras topologías: Buses para dispositivos de distinta velocidad Para conexión de dispositivos de E/S de alta velocidad Bus alta velocidad Procesador Bus Local Bus Sistema Cache Interfaz con bus alta velocidad Memoria Coprocesador Matemático Para conexión de dispositivos de E/S lentos Interfaz con bus expansión 1 Controlador Disco Vídeo Red Interfaz con bus de E/S externo Bus expansión Disco Monitor Red Bus de E/S Externo Fax/módem Puerto serie Puerto paralelo Para interconectar discos externos y otros dispositivos Disco Disco Módem Ratón Impresora
5 9 Ventajas de usar buses de expansión de distinta velocidad Aumenta la eficiencia del sistema 2. jerarquía de buses Con un único bus de expansión los dispositivos lentos pueden degradar el rendimiento En el tiempo que un dispositivo lenta realiza una transferencia, uno rápido podría realizar miles Con varios buses de expansión, para dispositivos de distintas velocidades, un dispositivo rápido tiene la misma probabilidad de acceder al bus que todos los dispositivos lentos conjuntamente 10 Niveles de especificación 3. especificaciones de un bus estándar Las especificaciones de un bus estándar deben estar perfectamente definidas y recogidas en un documento de estandarización En las especificaciones se distinguen varios niveles: Nivel eléctrico Valores de las tensiones de alimentación Límites de valores eléctricos de las señales lógicas P. ej. 1 lógico de 0,2 V a 0,5 V; 0 lógico de -0,2 V a -0,5 V Nivel mecánico Forma y tamaño de los conectores Número de contactos del conector Número de dispositivos que soporta Nivel lógico Funciones a cada señal (bus de datos, bus de direcciones, bus de control) Asignación de señales a los contactos del conector Nivel de temporización básico Protocolos de transferencia empleados Nivel de arbitraje Protocolos de arbitraje empleados
6 11 Organización del sistema de buses en un PC System Bus Bus del sistema Para interconectar la CPU y la memoria del bus Para interconectar el bus del sistema con el bus PCI Bus PCI de alta velocidad Para conectar dispositivos de alta velocidad del bus SCSI Para interconectar el bus PCI con el bus SCSI Bus de E/S externo SCSI Para interconectar discos externos y otros dispositivos compatibles SCSI del bus de expansión Para interconectar el bus PCI con el bus de expansión (ISA/EISA) Bus de expansión ISA o EISA Para interconectar dispositivos de baja velocidad 12 Organización del sistema de buses en un PC System Bus
7 13 Comparación de las prestaciones de los buses de un PC Bus Ancho Frec. datos reloj Ancho de banda Sistema MHz 800 Mbytes/s bus de sistema PCI (V 2.0) MHz 132 Mbytes/s buses de expansión de alta PCI (V 2.1) MHz 528 Mbytes/s velocidad EISA 32 8 MHz 32 Mbytes/s buses de expansión de baja ISA 16 8 MHz 5-8 Mbytes/s velocidad SCSI MHz 4 Mbytes/s SCSI-2 16/32 10 MHz 20/40 Mbytes/s buses de E/S externos IDE MHz 3.18 Mbytes/s EIDE MHz 10.6 Mbytes/s buses para conexión de discos USB Serie Mbits/s bus serie 14 Bus ISA (Industry Standard Architecture, 1984) Bus de expansión diseñado para el IBM PC-AT (i80286) Bus de datos: 16 bits de datos Bus de direcciones: 24 bits (16 MB direccionables) Ciclo de reloj: 8 MHz Velocidad de transferencia máxima: 8 Mbytes/s Protocolo de bus: semisíncrono Protocolo de arbitraje: de 2 hilos Limitaciones Soporte parcial de varios másters (el master alternativo debe ceder el uso del bus periódicamente para permitir el refresco de la memoria) Con la de los procesadores de 32 bits (i80386 y posteriores) su eficiencia es muy limitada Bus EISA (Extended Industry Standard Architecture, 1988) Bus de expansión diseñado para el i80386 (compatible hacia abajo con ISA) Bus de datos: 32 bits de datos Bus de direcciones: 32 bits (4 GB direccionables) Ciclo de reloj: 8 MHz Velocidad de transferencia máxima: 32 Mbytes/s Protocolo de bus: semisíncrono Protocolo de arbitraje: de 2 hilos Limitaciones Con la aparición del procesador i80486 (66 MHz) y la aparición de periféricos de alta velocidad (discos, redes, vídeo,...) la utilización de un único bus comienza a ser un cuello de botella
8 15 Bus PCI (Peripheral Component Interconnect Bus, 1993) Bus de expansión diseñado para el i80486 y Pentium Bus de datos: Versión 2.0: 32 bits de datos Versión 2.1: 64 bits de datos Bus de direcciones: 32 bits (4 GB direccionables) Ciclo de reloj: Versión 2.0: 33 MHz Versión 2.1: 66 MHz Velocidad de transferencia máxima: Versión 2.0: 132 Mbytes/s Versión 2.1: 528 Mbytes/s Protocolo de bus: semisíncrono Protocolo de arbitraje: centralizado en estrella Otras características Hasta 16 slots de expansión Soporte para gran variedad de controladores de dispositivos de E/S de alta velocidad Vídeo, Sonido, Redes alta velocidad, es SCSI, etc. Soporte Plug-and-Play (conecta y listo) Tarjetas controladoras autoconfigurables (línea de interrupción, dirección de E/S, etc.) 16 Protocolo de transferencia del bus PCI Protocolo semisíncrono Modos de transferencias Modo ráfaga Se transmite una única palabra a una dirección de memoria o E/S específica Las palabras pueden ser de 1, 2, 3 ó 4 bytes Modo bloque Se transfiere un bloque de datos desde/hacia posiciones de memoria consecutivas, a partir de una posición inicial Lineas del bus CLK: señal de reloj AD0-AD31: Líneas multiplexadas de datos y direcciones C0*-C3*/BE0*-BE3*: Líneas multiplexadas de orden (command) / byte activo (byte enabled) Orden (C0*-C3*): la activa el master durante el primer ciclo de la transferencia para especificar el tipo de transferencia a realizar Lectura de memoria, escritura de memoria, lectura de E/S, escritura de E/S, etc. Byte activo (BE0*-BE3*): la activa el master durante la transferencia de datos para indicar qué líneas del bus transportan los datos BE0* activada AD0-AD7 transporta datos BE1* activada AD8-AD15 transporta datos BE2* activada AD16-AD23 transporta datos BE3* activada AD24-AD31 transporta datos
9 17 Protocolo de transferencia del bus PCI Lineas del bus (cont.) FRAME*: Señal para indicar el comienzo y la duración de una transferencia La activa el master al poner la dirección en el bus para indicar el comienzo de la transferencia Si la transferencia es modo bloque la señal se mantiene activa durante toda la transferencia del bloque y se desactiva al transferir la última palabra DEVSEL*: Señal de dispositivo seleccionado (device selected) La activa el slave para indicar que ha reconocido su dirección TRDY*: Señal de slave preparado (target ready) La activa el slave al inicio de la transferencia junto con DEVSEL* El slave desactiva esta señal en caso de que no pueda completar la transferencia en un solo ciclo de reloj IRDY*: Señal de master preparado (initiator ready) La activa el master al inicio de la transferencia El master desactiva esta señal en caso de que no pueda completar la transferencia en un solo ciclo de reloj Por ejemplo, en caso de que el master se quede accidentalmente sin capacidad de almacenamiento 18 Protocolo de transferencia del bus PCI: Ejemplo: Lectura de un bloque de 3 palabras
10 19 Protocolo de transferencia del bus PCI: Ejemplo: Lectura de un bloque de 3 palabras a El master realiza las siguietes acciones Pone la dirección en el bus (AD0-AD31) Indica el tipo de operación a realizar (C0*-C3*) Activa FRAME* para indicar el inicio de la transferencia b El slave descodifica y reconoce su dirección en el bus c El master deja libre el bus de datos e indica en BE0*-BE3* qué líneas transportarán los datos y activa IRDY* para indicar que está preparado para recibir el 1 er dato d Cuando el slave tiene el 1 er dato válido realiza las siguientes acciones Activa DEVSEL* para indicar ha reconocido su dirección Pone el dato en el bus y activa TRDY* para indicar que el dato está en el bus e El master lee el dato A partir de aquí, mientras esté la señal FRAME* activada, se leerá un dato en cada ciclo de reloj (siempre que el slave no desactive TRDY*) f El slave necesita más de 1 ciclo para poner el 2º dato en el bus Desactiva TRDY* hasta que tiene el nuevo dato preparado g El master no está preparado para recibir el 3 er dato Desactiva IRDY* hasta que está preparado para poder recibir correctamente el siguiente dato h Transferencia del último dato El master desactiva FRAME* para indicar el final de la transferencia del bloque i El master dsactiva IRDY* y el slave desactiva TRDY* y DEVSEL* El bus queda libre para la siguiente transferencia 20 Protocolo de arbitraje del bus PCI Protocolo centralizado en estrella Cada máster se conecta al árbitro mediante 2 líneas dedicadas REQ: petición del bus GNT: concesión del bus La especificación de PCI no indica un algoritmo de arbitraje particular Pueden utilizarse distintos tipos de algoritmos FIFO Prioridad fija Prioridad variable Rotatorio etc. Líneas de arbitraje del bus PCI Árbitro de PCI REQ* GNT* Dispositivo PCI REQ* GNT* Dispositivo PCI REQ* GNT* Dispositivo PCI
11 21 4. ejemplos: otros buses estándar Bus Multibus I VME Bus Multibus II Nubus FutureBus + Compañía/Año Intel (1970) Motorola (1981) Intel (1983) Western Digital (1983) IEEE (1990) Ancho Datos 16 8/16/ /64/128/256 Ancho Dirección 24 16/24/ /64 Líneas datos/dir multiplexadas Ancho de banda (Mbytes/s) Protocolo Sincronización Protocolo Arbitraje No No Sí Sí Sí /200/600/1200 Asíncrono Asíncrono Semisíncrono Semisíncrono Asíncrono Centralizado (2 hilos/estrella) Centraliz. (3 hilos) Distribuido (cód. de ID) Distribuido (cód. de ID) Distribuido o Centralizado 22 Bus VME (Versatile Module European Bus,1981) Bus de expansión diseñado por Motorola para equipos basados en MC68000 Bus de datos: 8/16/32 bits (adaptable) Bus de direcciones: 16/24/32 bits (adaptable) Protocolo de transferencia: asíncrono Protocolo de arbitraje: distribuido de 3 hilos con prioridades Protocolo de transferencia del bus VME Protocolo de asíncrono similar al de MC68000 Líneas del bus A1-A31: líneas de dirección (no existe línea A0) D0-D31: Líneas de datos Tamaño de las transferencias: byte, palabra (16 bits), doble palabra (32 bits) LWORD*: Long Word Indica que la transferencia es de tamaño doble palabra DS0*-DS1*: Data Strobe Indica qué líneas del bus transportan los datos en transferencias de tamaño byte y palabra (similar a LDS*-UDS* del MC68000) AS*: Address Strobe Indica que el master ha colocado una dirección válida en el bus (señal de Master Sync) DTACK*: Data Transfer Acknowledge Indica que el slave ha completado la transferencia (señal de SlaveSync) 4. ejemplos: otros buses estándar
12 23 4. ejemplos: otros buses estándar Protocolo de arbitraje del bus VME Arbitraje de tres hilos Cuatro niveles de petición y concesión de bus de distinta prioridad Funcionamiento Peticiones simultáneas por una única línea Igual que el protocolo de tres hilos con un único nivel de petición Peticiones simultáneas por líneas distintas Se atiende a la de mayor prioridad (BR3>BR2>BR1>BR0) Si un master controla el bus y se produce una petición más prioritaria, el árbitro activa BCLR para indicar al master que debe ceder el bus Líneas de arbitraje del bus VME Master 1 (Arbitro) BG0out BG1out BG2out BG3out BG0in BG1in BG2in BG3in BG0out BG1out BG2out Master 2 BG3out BG0in BG1in BG2in BG3in Master n BG: Bus Grant BR: Bus Request BBSY: Bus Busy BCLR: Bus Clear BR0 BR1 BR2 BR3 BBSY BCLR
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