Circuito Integrado Programable para la Conversión Serie Paralelo De 32bits

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1 Revista rgentina de Trabajos Estudiantiles Circuito Integrado Programable para la Conversión Serie Paralelo De 32bits Martín Di Federico Pedro Julián Universidad Nacional del Sur Universidad Nacional Del Sur - CONICET pjulian@ieee.org Resumen Este trabajo es la descripción de un circuito integrado conversor serie-paralelo de 32 bits, implementado en una tecnología CMOS estándar de.5µm. bstract This work is the description of an integrated circuit serial-parallel converter of 32 bits, implemented in a CMOS standard technology of.5µm I. INTRODUCCIÓN En este trabajo se presenta un circuito integrado diseñado en la UNS (Universidad Nacional Del Sur), para la Materia nálisis y Diseño de Circuitos Digitales. Una de las limitaciones comunes en circuitos integrados (CI) es la cantidad de pads disponibles para monitorear señales internas, y también para acceder al interior del mismo con un bus de señales externas [] [2]. Una posible solución consiste en el diseño de una interfaz programable serie, que permita leer o escribir una cadena de registros, que funcionen extrayendo datos del CI o introduciéndolos. El circuito integrado que se propone en este trabajo, es una memoria de 32 bits serie, donde por medio de un pin de Entrada / Salida (E/S) se realiza la lectura y escritura de la información. En un ciclo de lectura o escritura, se puede acceder tanto a un bit como a los 32 bits en una sola trama de comunicación. Este tipo de arquitectura también puede ser utilizada para establecer comunicaciónes de datos dentro del mismo chip a altas velocidades y para intercambiar datos entres distinto niveles de un chip, en tecnologías de integración 3D [3]. II. TECNOLOGÍ El CI se integró en un proceso n-well CMOS estándar de.5µm (λ=.8 µm), con 2 capas de metal, 2 capas de poly, opción a transistores NPN y condensadores Pip (poly sobre poly) de 6 af/µm². Todos los transistores implementados son de tamaño mínimo, siendo los PMOS de 8 µm x,6µm (W= λ, L= 2 λ) y los NMOS de 4,8 µm x,6 µm (W =6 λ, L=2 λ). El circuito integrado (CI) es una memoria serie de 32 bits, donde se realiza la lectura y escritura de la información por medio de un único pin de Entrada / Salida (E/S). En un ciclo de lectura o escritura, se puede acceder tanto a un bit como a los 32 bits, mediante una sola trama de comunicación. La salida paralelo está multiplexada en 2 canales de 6 bits. Con la entrada Mux en estado bajo se tienen en la salida los bits de la dirección H a la FH, con Mux en estado alto se tienen los bits de la H a la FH. Se define un protocolo serie sincrónico, el cual permite establecer las operaciones de lectura o escritura, tanto para un bit como para los 32 bits (Palabra). La trama del protocolo puede verse en la Fig.. it it 5 its / 32 its it L/E /P Dir/Pal Figura : Trama de comunicación serie La función de cada uno de los segmentos de la trama se explica a continuación: L / E: Primer bit de la trama, indica si la operación que se va a realizar es de lectura ( lógico) o de escritura ( lógico). / P: Indica si la operación de lectura o escritura se realiza en solo bit ( lógico) o una palabra ( Lógico). Dir / Pal: La longitud de este segmento de trama depende si se escribe una palabra o un bit. Si se opera sobre una palabra, este segmento tiene una longitud de 32 bits y es la palabra que se escribe o se lee de la memoria, donde el primer bit corresponde a la dirección h y el último a la Fh. Para operaciones sobre un bit este segmento tiene una longitud de 5 bits, los cuales indican la dirección del bit que se va a acceder. : Este segmento solo existe para operaciones con bit, siendo este el valor que se escribe o se lee de la memoria. Para comenzar el envío de la información, junto con el bit L/E es necesario establecer un nivel bajo en la entrada En para indicar comienzo de la trama, como lo muestra la Fig. 2. En la Figura 2 se puede observar un ejemplo de la lectura de un bit, y en la Fig. 3 la lectura de una palabra. III. DESCRIPCIÓN TRTE6-4 Vol. I - Nº 2 - Marzo 26 8

2 W=*L W=6* L L=2* L W=*L W= 6*L L= 2*L W= *L L=2 *L W =6*L L =2*L W =*L W=6 *L L=2 *L Revista rgentina de Trabajos Estudiantiles C Habilitación 2 3 Salidas decodificador Entradas deco 2x4 Figura 2: Lectura de it Figura 4: Decodificador de bloque Figura 3: Lectura de palabra IV. RQUITECTUR El circuito funciona con un reloj de dos fases no solapadas. El CI contiene a nivel de bloques, una memoria de 32 its y un decodificador de 5 líneas de entrada a 32 líneas de salida (5x32) para la habilitación de cada registro de memoria. También cuenta con un contador que regula los tiempos y genera las direcciones de memoria, un registro serie que guarda la dirección del bit que se va a acceder y dos multiplexores: uno para los datos la salida paralelo y otro para seleccionar si la habilitación de los registros lo realiza el contador o el registro serie. demás posee una máquina de estados que se encarga de sincronizar los tiempos y las señales internas de control y comunicación. La memoria de 32 bits está formada por 32 registros, los cuales están agrupados en 8 bloques de 4 registros. Cada bloque cuenta con un decodificador de 2x4, que habilita a cada uno de los registros en el bloque. su vez, cada decodificador tiene una habilitación de 3 entradas; cada uno de los 8 grupos de registros se habilita con estos 3 bits, obteniéndose así el decodificador de 5x32. En la Figura 4 puede verse el esquemático del decodificador de bloque. Como muestra la Figura 5, cada registro de memoria tiene una entrada de habilitación (Sel), que es manejada por el decodificador. Tiene una entrada de dato (In), una entrada de Lectura (R), que habilita la salida de información, una entrada de escritura (W), que guarda el it de la entrada In en el registro. Para borrar la información tiene reset (Clr), y dos fases del reloj (F y ). La salida Dout esta conectada al multiplexor de salida paralelo y la salida está conectada a través de un buffer de tres estados al bus de salida serie. Sel W In F R Clr CL DT Q Q S F Enn D Figura 5: Esquemático de un registro de memoria Cada uno de los registros esta formado por un Flip-Flop D Maestro Esclavo con reloj bifásico, donde el maestro lee el dato de la entrada con un en la fase uno () y mantiene el dato leído a la salida con un en la fase, y el esclavo copia y mantiene de igual forma, pero con la fase dos (2). En la Figura 6, se puede observar una de las celdas de memoria que esta formada por 56 transistores de tamaño mínimo con un área de,24mm², teniendo 34µm de ancho y 8µm de alto. Figura 6: Layout de un registro de memoria Para comenzar el envío de información se tiene que habilitar la máquina de estados por medio de la entrada de habilitación (En). La maquina de estados tiene 7 estados TRTE6-4 Vol. I - Nº 2 - Marzo 26 9

3 Revista rgentina de Trabajos Estudiantiles codificados mediante tres bits X, X y X3. l resetear la máquina, esta se establece en el estado inicial (I) y en función del bit de E/S evoluciona a los siguientes estados: E: Se realizara una operación de escritura L: Se realizara una operación de lectura LP: Lectura de Palabra L: Lectura de it EP: Escritura de Palabra E: Escritura de it En la Tabla se presentan la transiciones posibles de la máquina de estados. Tabla : Tabla de transiciones de estado Transiciones Estado Entrada Entrada X2 X X X2 X X X2 X X I L E E EP E L LP L E E E EP EP EP L L L LP LP LP Como se puede observar en la figura 7, el layout completo de la máquina de estados mide aproximadamente,9mm²; con un alto de 32µm, y un largo de 28µm. 3 registro serie, y en el sexto bit se habilita el lugar de memoria apuntado por el registro serie. El registro serie esta formado por 5 Flip-Flop D Maestro Esclavo en cascada, cuya entrada está conectada al pin E/S. El registro serie, se habilita solo en los estados L y E. l escribir o leer los 32 bits las direcciones se generan solas por medio de un contador. Las salidas del registro serie y del contador, van a un multiplexor, y en función del estado en que se encuentre la maquina de estados, selecciona una u otra entrada para ingresar la dirección al decodificador. El contador es de 5 bits y tiene una estructura modular. La Figura 8 muestra el esquemático de cada uno de los cinco módulos del contador donde la salida es la entrada del modulo siguiente. La figura 9 muestra el layout de un modulo del contador. El contador completo esta formado por cinco de estos módulos. In F Clr CL DT F Q Q S Cont Figura 8: Modulo del contador Esquemático. Figura 9: Modulo del contador Layout. Figura 7: Layout de la máquina de estados. El direccionamiento de los registros se realiza en formas distintas dependiendo si se esta operando sobre un bit, o sobre los 32 bits. l escribir o leer un bit, se especifica la dirección en la trama que tiene una longitud de 5 bits, estos se guardan en un En los estados LP y EP se está 32 periodos de reloj, para volver al estado inicial en el período 33. En los estados L y E solo se está 6 periodos de reloj; en el séptimo periodo, se vuelve al estado inicial. demás, se generan dos señales internas para manejar los tiempos que se transcurre en cada estado. Una señal se genera cuando el contador es 6 y otra cuando el contador es 32, y estas señales se utilizan para volver al estado de Inicio. V. DESCRIPCIÓN DE ENTRDS/SLIDS Y PROTOTIPO FRICDO El CI viene en un encapsulado DIP 4, del cual se utilizan 38 de las patas. Para conectar cada una de las patas del encapsulado con el CI se utilizan los pads. Hay varios tipos de pads, como se puede ver en la Fig.. Para alimentar los TRTE6-4 Vol. I - Nº 2 - Marzo 26 2

4 Revista rgentina de Trabajos Estudiantiles inversores y los buffers de estos pads, se utiliza una entrada especial VDD_Pad, de manera que hay dos entradas de alimentación, una para el circuito y otra para los pads. La Figura muestra un diagrama del funcionamiento del Circuito integrado y las interacciones entre las distintas partes del circuito. 4 uf PDREF PDIDIRHE PDREF Inux PDOUT Hab PDOUT Inici o L LP L Contador Registro serie x its F IN EP E Figura : Pads de Salidas y Entradas continuación se detalla cada una de las entradas y salidas del CI, y la función que cumplen. Entradas del circuito: Mux: Selecciona los primero 6 bit o los segundos 6 bits de la salida paralelo. En: Indicador de comienzo de trama. Clr: Reset de los Flip-Flop F,: Entrada de las fases del Reloj.. Inux: Entrada auxiliar de datos CI. uf: Habilitación externa del buffer de salida del pad E/S. Salidas del circuito: D..D5: Salida de 6 bits de la memoria. Ep: La máquina de estados se encuentra en el estado EP, escribir palabra. Lp: La máquina de estados se encuentra en el estado LP, leer palabra. Eb: La máquina de estados se encuentra en el estado E, escribir bit. Lb: La máquina de estados se encuentra en el estado L, leer bit. CINCO: Señal que indica que el contador llego a cinco. FLG: Esta señal indica que se terminó de ejecutar la tarea en la memoria y en el próximo ciclo de reloj la máquina de estados retorna a el estado inicial. X, X, X2: Las variables de estado, que indican en que estado se encuentra la máquina. : Salida uxiliar Hab: Señal generada internamente que habilita el pad E/S como salida. Para utilizar el pin de E/S como salida, hay que habilitar el buffer de salida. La señal que activa dicho buffer se encuentra en la salida Hab, como se puede observar en la Fig, y la habilitación del buffer en la Entrada uf. En funcionamiento normal, los pines Hab y uf están interconectadas. Para el caso de que falle la habilitación del Pad de E/S, se cuenta con una salida y una entrada auxiliar. Resetear Contador E Figura : Grafo del circuito integrado. En la tabla 2 se puede ver un resumen de las áreas de cada uno de los componentes del CI, y también la cantidad de transistores utilizados. Tabla 2: Cantidad de transistores y área de los componentes del circuito. Trans W H Área λ µm λ µm mm² uffer ,9 Contador ,998 Registro Serie ,65 Multiplexor Salida ,54 Maquina Estados ,829 Celda Memoria ,243 loque memoria ,68 Completo ,56 En la fotografía del integrado que se muestra en la Fig. 2 se pueden ver todas las partes del circuito: El registro serie (), el contador (2), la máquina de estados (3), los 32 bits de memoria (4) El multiplexor de salida (5), y los buffer del Clr y del Reloj (6). Figura 2: Fotografía del integrado TRTE6-4 Vol. I - Nº 2 - Marzo 26 2

5 Revista rgentina de Trabajos Estudiantiles 5 El CI ocupa un tamaño total de 4.4mm x 2.2m. La Figura 3 es una fotografía completa del CI incluyendo las conexiones de los Pads al encapsulado. En la Tabla 3 se muestra un resumen de las áreas en general que ocuparon las distintas partes en la implementación del CI. Una parte importante del Circuito son las conexiones tanto de las señales como del los datos. En la tabla 3 se puede ver que casi un 7% del espacio del CI es para realizar las conexiones entre sus componentes. Tabla 3: Especificaciones de áreas utilizadas Total PDS Para utilizar Chip Conexiones Vacío Área % mm² 9,68 5,23 53,98 4,45 46,2 2,56 26,45,67 6,88,22 2,6 VI. CONCLUSIONES En este trabajo se describió un conversor serie paralelo integrado en tecnología CMOS estándar de,5µm, en un área de 4.4mm x 2.2mm. Este proyecto se desarrolló como parte del curso de pregrado nálisis y Diseño de Circuitos Digitales de la carrera de Ingeniería Eléctrica de la UNS, en el marco de un programa de desarrollo y formación de recursos humanos en Diseño de Circuitos Integrados. Una de las aplicaciones directas de este CI es el testeo de futuros desarrollos en el que sea necesario realizar una o varias interfaces de entrada o salida con un CI. Figura 3: Fotografía del Integrado REFERENCIS [] Neil H. E. Weste and Kamran Eshraghian, Principles of CMOS VLSI design, ddison-wesley EEUU (993) [2] Jan M. Rabaey, nantha Chandrakasan, orivoje Nikolic, Digital Integrated Circuits, Second Edition, ISN: , Prentice Hall (996) [3] Koyanagi, M. Kurino, H. Kang Wook Lee Sakuma, K. Miyakawa, N. Itani, H. Tohoku Univ., Sendai, Future system-on-silicon LSI chips, Micro, IEEE, Jul/ug 998 Volume: 8, Issue 4, pp TRTE6-4 Vol. I - Nº 2 - Marzo 26 22