DIE UPM. Se dispone de una etapa amplificadora conectada a una resistencia de carga R L de valor 1KΩ en paralelo con un condensador C L.

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José Luis Sandoval Navarro
hace 7 años
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1 UNIVERSIDAD POLITÉCNICA DE MADRID ESCUELA TÉCNICA SUPERIOR DE INGENIEROS INDUSTRIALES UPM DIE DEPARTAMENTO DE AUTOMÁTICA, INGENIERÍA ELECTRÓNICA E INFORMÁTICA INDUSTRIAL DIVISIÓN DE INGENIERÍA ELECTRÓNICA (DIE) Asignatura: Electrónica y regulación automática (Electrónica) Fecha: 9/6/2 Especialidad: Química, Materiales, Fabricación, Convocatoria: Junio Organización, Máquinas, Construcción, Ing. Química Publicación de notas (preacta): 22/6/2 Revisión: 28/6/2 a las 6:h Duración del examen: 2 horas EJERCICIO. (3 puntos) Se dispone de una etapa amplificadora conectada a una resistencia de carga R L de valor KΩ en paralelo con un condensador C L. Se desea conocer las características de la etapa amplificadora mediante los siguientes componentes de laboratorio:. Un generador de tensión alterna U g, de valor pico a pico 5mV a circuito abierto (no regulable), con frecuencia de salida variable entre y 2KHz, y resistencia de salida R g de valor Ω. 2. Voltímetros, frecuencímetros, etc 3. Un bloque de realimentación de ganancia β desconocida Con estos elementos, se realizan las pruebas que se indican a continuación: ) Se aplica el generador de tensión a la etapa amplificadora, a frecuencias medias, obteniéndose una tensión de salida de salida de 5 V a circuito abierto y 2,5voltios con la carga R L. 2) Se va subiendo la frecuencia del generador de señal desde frecuencias medias y se observa que el amplificador (no realimentado) baja su ganancia en 3dB a la frecuencia de 3KHz. 3) Se realimenta la etapa amplificadora (tensión en serie) y se comprueba ahora que al hacer la misma operación que en el apartado 2, la ganancia baja en 3dB a la frecuencia de 6KHz. 4) Se mide la resistencia de entrada del montaje realimentado y resulta ser 6Ω. Se pide: a) Resistencia de salida R o del amplificador sin realimentar b) Cálculo del valor del condensador en carga C L (se considera el condensador parásito equivalente C P despreciable) que justifique el comportamiento en frecuencia de la prueba 2. c) Valor del factor de realimentación β del bloque de realimentación. d) Resistencia de entrada del amplificador sin realimentar. e) Ganancia de tensión a circuito abierto A uo del amplificador sin realimentar, a frecuencias medias, calculada respecto de la entrada de la etapa amplificadora U y no de la tensión del generador U g. f) Ganancia de tensión en carga A u del amplificador sin realimentar, a frecuencias medias, calculada respecto de la entrada de la etapa amplificadora U y no de la tensión del generador U g. g) Resistencia de salida del amplificador realimentado. h) Ganancia de tensión a circuito abierto A uo del amplificador realimentado, a frecuencias medias. i) Ganancia de tensión en carga A u del amplificador realimentado, a frecuencias medias.

2 UNIVERSIDAD POLITÉCNICA DE MADRID ESCUELA TÉCNICA SUPERIOR DE INGENIEROS INDUSTRIALES UPM DIE DEPARTAMENTO DE AUTOMÁTICA, INGENIERÍA ELECTRÓNICA E INFORMÁTICA INDUSTRIAL DIVISIÓN DE INGENIERÍA ELECTRÓNICA (DIE) EJERCICIO 2. (3 puntos) a) Para el circuito de la figura, dibujar las formas de onda de las señales u 2 y u 3, siendo la señal u la indicada en la figura 2. R 2 u R _ +U CC R 3 u 2 u + R 3 Figura -U CC R 4 _ + R 4 +U CC -U CC u 3 V -V Figura 2 ms 2ms t Datos: AO ideales R =kω R 2 =2kΩ R 3 =kω R 4 =5kΩ ±U CC = ±5V b) La salida u 3 del circuito anterior se conecta al circuito siguiente. Dibujar la evolución de u 4. u 3 u 4 R 5 Datos: DZ, DZ2: ideales U Z = 3V DZ R 5 =Ω DZ2 c) La nueva señal u 4 se conecta con el circuito siguiente. Dibujar la evolución de u 5. u 4 +U CC R 7 R 6 u 5 Datos: Transistor ideal β= R 6 =2kΩ R 7 =,5kΩ U CC = 5V En todos los casos, justifique su respuesta.

3 UNIVERSIDAD POLITÉCNICA DE MADRID ESCUELA TÉCNICA SUPERIOR DE INGENIEROS INDUSTRIALES UPM DIE DEPARTAMENTO DE AUTOMÁTICA, INGENIERÍA ELECTRÓNICA E INFORMÁTICA INDUSTRIAL DIVISIÓN DE INGENIERÍA ELECTRÓNICA (DIE) EJERCICIO 3. (4 puntos) El circuito de la figura está compuesto por dos flip-flops y dos circuitos combinacionales. COMBINA CIONAL E COMBINA CIONAL D D Q S D D Q S CLK El comportamiento de los bloques combinacionales viene dado por la siguiente tabla de verdad: S S E D D Se pide: CLK E S S 2 a) Diseñar ambos circuitos combinacionales con el menor número de puertas lógicas. b) Obtener los circuitos equivalentes utilizando únicamente puertas NAND. c) Completar el cronograma superior y decir qué función realiza el circuito d) Usando el número de puertas lógicas que necesite y el circuito anterior (también los que necesite), diseñar un contador binario de 4 bits. Nota: Utilice el circuito de la figura anterior como un bloque, tal y como se muestra E CLK CIRCUITO S S

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