9-Sistemas Secuenciales

Transcripción

1 9-Sistemas Secuenciales 9. Máquinas de Estados Finitos 9.2 Mealy y Moore 9.3 Implementación en Verilog 9: Secuenciales

2 Abstracción Dividir circuito en lógica combinacional y estado (state) Localizar los enlaces de feedback (loops) Implementación de elementos de almacenamiento (storage elements) nos da diferentes formas de lógica secuencial Inputs Combinational Logic Outputs State Inputs Storage Elements State Outputs 9: Secuenciales 2

3 Formas de lógica secuencial Asincrónica estados cambian cuandos los inputs cambian (elemento de almacenamiento pueden ser simples alambres of retardos) Sincrónica cambios de estados ocurren en todos los elementos de almacenamiento al mismo tiempo (de acuerdo a una senal periódica el reloj o clock) Clock 9: Secuenciales 3

4 Elementos de almacenamiento: latches y flip-flops D Q CLK positive edge-triggered flip-flop D CLK Qedge D Q G CLK transparent (level-sensitive) latch Qlatch comportamiento no es el mismo si es que los inputs cambian cuando el clock esta alto 9: Secuenciales 4

5 Flip Flop JK Diagrama de estados Tabla transiciones Ecuacion caraterística 9: Secuenciales 5

6 Flip Flop JK Tabla Característica Tabla de Excitaciones 9: Secuenciales 6

7 Flip Flop T 9: Secuenciales 7

8 Flip Flop D 9: Secuenciales 8

9 Representaciones de máquinas de estados finitos (finite state machines) Estados: determinado por posibles valores en elementos de almacenamiento Transiciones: cambios de estado Reloj (clock): controla cuando los estados pueden cambiar al controlar elementos de almacenamiento Lógica secuencial secuencia a través una serie de estados basado en secuencia de valores de señales de input (x) x = x = x = x = 9: Secuenciales 9

10 Diagrama de máquina de estados finitos Ejemplo: Candado de combinación 5 estados 5 auto-transiciones 6 otras transiciones entre estados transición de reset (de todos los estados) al estado S closed ERROR reset closed mux=c not equal not equal & new not equal & new & new S S2 S3 OPEN closed closed open mux=c2 mux=c3 equal & new equal & new equal & new not new not new not new 9: Secuenciales

11 Ejemplo: Registro de corrimiento (shift register) Shift register input mostrado en arcos de transiciones valores de output mostrado en nodo de estado IN CLK OUT OUT2 OUT3 D Q D Q D Q 9: Secuenciales

12 Ejemplo: Contadores Contadores proceden a través de secuencia de estados bien definida en respuesta a enable. Muchos tipos de contadores: binario, BCD, código Gray contador de subida de 3 bits:,,,,,,,,,... contador de bajada de 3-bits:,,,,,,,,,... 3-bit up-counter 9: Secuenciales 2

13 Como convertir diagrama de estados a tabla de transiciones? Tabla de transiciones: forma tabular de diagrama de estados. Como una tabla de verdad (se especifican todos los outputs para las combinaciones de input). Ejemplo: contador 3-bit up-counter present state next state : Secuenciales 3

14 Implementación Un flip-flop para cada bit de estado Lógica combinacional basada en codificación C3 C2 C N3 N2 N código en Verilog para mostrar que la función es un input a un D-FF N <= C N2 <= CC2 + C C2 <= C xor C2 N3 <= CC2C3 + C C3 + C2 C3 <= (CC2)C3 + (C + C2 )C3 <= (CC2)C3 + (CC2) C3 <= (CC2) xor C3 N3 C3 N2 C3 N C3 C C C C2 C2 C2 9: Secuenciales 4

15 Implementación (cont) Contador 3 flip-flops para tener estado. lógica para calcular próximo estado. reloj controla cuando la memoria de los flip-flops cambia. hay que esperar para que la lógica calcule nuevo valor no hay que esperar mucho para no tener velocidad muy lenta OUT OUT2 OUT3 CLK D Q D Q D Q "" 9: Secuenciales 5

16 Implementación: Registro de corrimiento Input determina próximo estado In C C2 C3 N N2 N3 N <= In N2 <= C N3 <= C2 IN CLK D Q D Q D Q OUT OUT2 OUT3 9: Secuenciales 6

17 Ejemplo: Contador más complejo Contador Complejo repite 5 estados en secuencia secuencia no es una representación numérica binaria Paso : hacer diagrama de transición de estados contar secuencia:,,,, Paso 2: hacer tabla de transición de estados Present State Next State C B A C+ B+ A+ notar condiciones don't care por los estados no usados 9: Secuenciales 7

18 Ejemplo: Contador más complejo (cont) Paso 3: mapas Karnaugh para próximas funciones C+ C B+ C A+ C X X X A X X A X X A X X B B B C+ <= A B+ <= B + A C A+ <= BC 9: Secuenciales 8

19 Contadores con estados iniciales Estados iniciales durante el inicio, el contador puede estar en un estado sin usar o inválido el diseñador debe garantizar que eventualmente entre en un estado válido diseñar para que estados inválidos transiciones a válidos 9: Secuenciales 9

20 Contadores con estados iniciales (cont) Generar tabla de transición de estados con estados iniciales C+ C B+ C A+ C A A A B B B Present State Next State C B A C+ B+ A+ 9: Secuenciales 2

21 Actividad Contador up-down de 2-bits (2 inputs) dirección: D = para up, D = para down cuenta: C = para parar, C = para contar C= D=X C= D= C= D=X C= D= C= D= C= D= C= D=X C= D= C= D=X S S C D N N 9: Secuenciales 2

22 Actividad (cont) S S C D N N S D C S S D C S N = C S + CDS S + DSS + CD SS + D S S N = CS + C S 9: Secuenciales 22

23 9-Sistemas Secuenciales 9. Maquinas de Estados Finitos 9.2 Mealy y Moore 9.3 Implementación en Verilog 9: Secuenciales 23

24 Modelo de Contador/registro de corrimiento Valores almacenados en registros representan estado del circuito Lógica combinacional calcula: próximo estado función de estados actuales e inputs salidas (o outputs) valores de flip-flops Inputs next state logic Next State Current State Outputs 9: Secuenciales 24

25 Modelo general Valores almacenados en registros representan el estado del circuito: y Lógica combinacional calcula próximo estado: FPE (Función Próximo Estado) función de estados actuales e inputs outputs: FS (Función Salida) Mealy: función de estado actual e inputs, z = F(y, x) Moore: solo función de estado actual, z = F(y) Inputs: x lógica output FS lógica próximo estado: FPE Outputs: z Next State: y(n+) Current State: y(n) 9: Secuenciales 25

26 Modelo general (cont) Estados: y, y 2,..., y k Inputs: x, x 2,..., x m Outputs: z, z 2,..., z n Función transición: FPE(y i, x j ) Función de output: FS(y i ) or FS(y i, x j ) Inputs output logic next state logic Outputs Next State Current State Next State State Clock : Secuenciales 26

27 Máquinas Mealy vs Moore Máquinas Mealy tienden a tener menos estados outputs son diferentes en arcos (n 2 ) no en estados (n) Máquinas Moore outputs cambian durante cambios del reloj (siempre un ciclo más tarde) en máquinas Mealy, input puede causar cambios en output de inmediato cuando cambie lógica puede causar problemas cuando se conectan múltiples máquinas Máquinas Mealy reaccionan mas rápido reaccionan en el mismo ciclo no tienen que esperar el reloj en algunos casos en máquinas Moore mas lógica puede ser necesaria para decodificar estado en outputs 9: Secuenciales 27

28 Comparar maquinas Mealy y Moore (cont) Moore: z = F(y) inputs combinational logic for next state reg logic for outputs outputs state feedback inputs logic for outputs outputs Mealy: z = F(y, x) combinational logic for next state reg state feedback inputs logic for outputs outputs Mealy Sincrónica z = F(y, x) con FF en salida combinational logic for next state reg state feedback 9: Secuenciales 28

29 Especificar outputs para máquina Moore Output es solo una función del estado se especifica en nodos del diagrama de estado Ejemplo: detector de secuencia para o reset A/ B/ C/ D/ E/ current next reset input state state output A A B A C B B B D C E C C D E D C E B E D 9: Secuenciales 29

30 Especificar outputs para máquina Mealy Output es función de estados e inputs especificar output en transición entre estados Ejemplo: Detector de secuencia para o reset/ / B / A / / / C current next reset input state state output A A B A C B B B C C B C C / 9: Secuenciales 3

31 Maquina Mealy Maquina Mealy Sincrónica estados y outputs con registros evita outputs con ruidos ( glitches ) típicamente se implementa en PLDs Inputs output logic next state logic Outputs Current State 9: Secuenciales 3

32 Ejemplo: máquinas de bebidas Entrega bebida después que 5 pesos son depositados Acepta diferentes monedas 5 (N), (D) Reset No entrega cambio Coin Sensor N D Vending Machine FSM Open Release Mechanism Clock 9: Secuenciales 32

33 Ejemplo: máquinas de bebidas (cont) Representación abstracta listar secuencias típicas: tres de cincuenta Reset cincuenta, cien cien, cincuenta S dos de cien N D dibujar diagrama de estados: inputs: N, D, reset S S2 output: dar bebida (OPEN) N D N D asumir: N y D seteadas por un ciclo cada estado tiene un auto estado para N = D = (no hay moneda) N S7 [open] S3 D S8 [open] S4 [open] S5 [open] S6 [open] 9: Secuenciales 33

34 Ejemplo: máquinas de bebidas (cont) Minimizar número de estados reusar estados si es posible D 5 Reset N N 5 [open] N + D D present inputs next output state D N state open tabla de estados simbólica 5 9: Secuenciales 34

35 Ejemplo: máquinas de bebidas (cont) Codificar estados present stateinputs next state output Q Q D N D D open 9: Secuenciales 35

36 Ejemplo: Implementación Moore Mapear la lógica D D Q X X X N D D Q X X X N Open Q D X X X N Q Q Q D = Q + D + Q N D = Q N + Q N + Q N + Q D OPEN = Q Q 9: Secuenciales 36

37 Ejemplo: Implementación Moore (cont) Otra codificación ( encendido) present state inputs next state output Q3 Q2 Q Q D N D3 D2 D D open D = Q D N D = Q N + Q D N D2 = Q D + Q N + Q2 D N D3 = Q D + Q2 D + Q2 N + Q3 OPEN = Q3 9: Secuenciales 37

38 Diagramas de Estados de Mealy y Moore Moore outputs asociados con estados Mealy outputs asociados con transiciones Reset N D + Reset Reset/ (N D + Reset)/ [] N D N D / N N/ D 5 [] N D D/ 5 N D / N N/ D [] N D D/ N D / N+D N+D/ 5 [] Reset 5 Reset / 9: Secuenciales 38

39 Ejemplo: Implementación Mealy Reset/ Reset/ N D / N/ D/ 5 N D / N/ D/ N+D/ N D / 5 Reset / Open Q D X X X Q N present stateinputs next state output Q Q D N D D open D D OPEN = Q N + QN + QN + QD = Q + D + QN = QQ + QN + QD + QD 9: Secuenciales 39

40 Ejemplo: Implementación Mealy (cont) D = Q N + QN + QN + QD D = Q + D + QN OPEN = QQ + QN + QD + QD hay que asegurar que OPEN es cuando hay reset con compuerta AND 9: Secuenciales 4

41 9-Sistemas Secuenciales 9. Maquinas de Estados Finitos 9.2 Mealy y Moore FSMs 9.3 Implementación en Verilog 9: Secuenciales 4

42 Ejemplo: reducir string de s en Eliminar un de cada string de s en el input Moore Mealy zero [] zero [] / one [] twos [] / / one [] / 9: Secuenciales 42

43 Ejemplo: reducir string de s en Verilog: Máquina de Moore module reduce (clk, reset, in, out); input clk, reset, in; output out; asignar estados parameter zero = 2 b; parameter one = 2 b; parameter twos = 2 b; zero [] reg out; reg [2:] state; reg [2:] next_state; // state variables clk) if (reset) state = zero; else state = next_state; one [] twos [] 9: Secuenciales 43

44 Ejemplo: reducir string de s en (cont) or state) case (state) zero: // last input was a zero begin if (in) next_state = one; else next_state = zero; end one: // we've seen one begin if (in) next_state = twos; else next_state = zero; end twos: // we've seen at least 2 ones begin if (in) next_state = twos; else next_state = zero; end endcase hay que incluir todas las señales que son determinan el estado case (state) zero: out = ; one: out = ; twos: out = ; endcase endmodule el output solo depende del estado 9: Secuenciales 44

45 Verilog para MEF Mealy module reduce (clk, reset, in, out); input clk, reset, in; output out; reg out; reg state; // state variables reg next_state; clk) if (reset) state = zero; else state = next_state; or state) case (state) zero: // last input was a zero begin out = ; if (in) next_state = one; else next_state = zero; end one: // we've seen one if (in) begin next_state = one; out = ; end else begin next_state = zero; out = ; end endcase endmodule / zero [] / one [] / / 9: Secuenciales 45

46 Verilog para MEF Mealy (otra versión) module reduce (clk, reset, in, out); input clk, reset, in; output out; reg out; reg state; // state variables clk) if (reset) state = zero; else case (state) zero: // last input was a zero begin out = ; if (in) state = one; else state = zero; end one: // we've seen one if (in) begin state = one; out = ; end else begin state = zero; out = ; end endcase / zero [] / one [] / / 9: Secuenciales 46

47 Resumen MEFs Modelos para representar circuitos secuenciales abstracción de elementos secuenciales máquinas de estados finitos y diagramas de estados Mealy, Moore y maquinas sincrónicas Mealy Procedimiento de diseño usando MEFs generar diagrama de estados generar tabla de transiciones de estados determinar funciones de próximo estado y output implementar lógica combinacional HDLs 9: Secuenciales 47