placas de prototipado (i) Material docente en los laboratorios de la Facultad de Informática Diseño Automático de Sistemas

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1 1 Material docente en los laboratorios de la Facultad de Informática Diseño Automático de Sistemas José Manuel Mendías Cuadros Dpto. Arquitectura de Computadores y Automática Universidad Complutense de Madrid 2 placas de prototipado (i) XSA-3S XST v3.0

2 3 placas de prototipado (ii) placa base placa expansión FPGA memoria sw pb leds segs audio video VGA PS2 USB IDE RS232 ether XSA-3S v1.1 XST v3.0 XC3S MB SDRAM SI SI SI SI SI SI SI SI 4 Familia de FPGA Spartan 3 (i)

3 5 Familia de FPGA Spartan 3 (ii) Configurable Logic Blocks (CLB), formados por 4 slices cada uno conteniendo: 2 Look-Up Tables (LUTs) basadas en RAM de 4 entradas y 1 salidas Capaces de implementar cualquier FC de 4 variables Todas las LUTs pueden funcionar como una ROM 16x1 b Además, las LUTs de los slices izquierdos pueden configurarse como una RAM 16x1b (distributed RAM) o un registro de desplazamiento de 16 bits. 2 elementos de almacenamiento configurables como latches o flip-flops. 2 multiplexores (combinados con las LUTs permiten implementar lógica más compleja) Lógica de acarreo para soportar más eficientemente funciones aritméticas Input/Output Blocks (IOB) Controlan el flujo de datos entre los pines de E/S y la lógica interna Configurables para soportar distintos estándares Block RAM Memorias SRAM síncronas de doble puerto con 18Kb de capacidad Multiplicadores 18x18 bits (salida de 36 bits) en C2 Configurable con o sin registro a la salida Digital Clock Manager (DCM) Distribuye, multiplica, divide o desfasa una señal de reloj. 6 herramientas EDA Herramientas de diseño: ISE v14.1 (Xilinx): conjunto de herramientas para la síntesis lógica y física de sistemas digitales sobre FPGAS/CPLDs Soporte a familias Xilinx: Spartan2, Spartan3, Virtex2, Virtex2-Pro Xilinx ISE Webpack: versión gratuita descargable Herramientas de simulación: ModelSim v10.1c (Mentor Graphics): simulador de VHDL/Verilog completo

4 7 ciclo de diseño para FPGAs (i) especificación Entry Behavioral simulación RT-lógica conductual sin retardos síntesis lógica síntesis física análisis elaboración optimización combinacional optimización secuencial proyección tecnológica emplazamiento y rutado generación del bitstream Impact volcado Synthesis Implementation Device Programming Back Annotation síntesis validación Funtional Xilinx ISE Static Timing Analisis Timing In-circuit Verification Xilinx ISE simulación lógica estructural sin retardos ModelSim simulación lógica estructural con retardos 8 ciclo de diseño para FPGAs (ii) FSM HDL esquemas macros Behavioral testbench informes ligaduras Synthesis Entry HDL Funtional informes Implementation retardos Timing bitstream

5 9 ciclo de diseño para FPGAs (iii) Los informes (reports) son ficheros que contienen información sobre el diseño Avisos y errores encontrados durante el proceso de diseño Herramientas usadas y opciones utilizadas Decisiones de diseño tomadas (inferencias) Estadísticas de caracterización de la implementación La visualización de informes puede ser: Directa (fichero texto) A través de GUI Las ligaduras (constraints) permiten controlar el ciclo de diseño y fijar los niveles mínimos de calidad aceptables de una implementación Técnicas de diseño a aplicar (locales a módulo): Diseño jerárquico, codificación de FSM, estilo de RAM (block o distribuida)... Estrategias de optimización (aplicables a todo el diseño) Objetivo de la optimización (área o velocidad), esfuerzo (normal o alto)... Ligaduras físicas Tiempo de ciclo, retardos, localización (celdas y pines)... La definición de ligaduras puede ser A través de GUI: método simple A través de atributos de HDL: método asociable a HDL A través de un fichero de ligaduras: método más completo 10 síntesis con Xilinx ISE en 5 pasos (i) 1. Crear proyecto HDL en el directorio de usuario : File New Project Family: Spartan3; Device: XC3S1000; Package: FT256; Speed: 4; Language: VHDL Usar el Wizard para crear la entidad top: Usar el mismo nombre para el proyecto, archivo VHDL, entidad top 2. Editar código fuente VHDL (fichero de especificación de conducta) Usar plantillas cuando haya dudas: Edit Language Templates Chequear sintáxis y salvar: Processes Synthesize - Check Syntax En cualquier momento se pueden crear/añadir nuevos ficheros: Processes Create New Source / Add existing Source 3. Crear un fichero UCF del mismo nombre (fichero de ligaduras) Asignar individualmente a cada puerto VHDL un pin y salvar NET puertovhdl LOC=id Añadir el fichero al proyecto: Processes Add Existing Source 4. Implementar: Processes Generate Programming File 5. Volcar fichero BIT (fichero de bitstream) resultante usando Impact Processes Configure Target Device

6 11 síntesis con Xilinx ISE en 5 pasos (ii)

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