Arquitectura de Computadores

Transcripción

1 Curso 2006/07 Arquitectura de Computadores 1. Introducción 2. La CPU 3. Lenguaje Máquina 4. La Memoria 5. Sistema de Entrada/Salida Informática Aplicada Arquitectura de Computadores 1

2 Organización E/S Controlador Controlador Controlador Controlador Controlador Controlador Bus Bus Bus CPU Informática Aplicada Arquitectura de Computadores 2

3 Los controladores Funcionamiento dependiente del periférico Comunicación con CPU: registros Registros de control Registros de estado Registros de datos Métodos de E/S: tipo periférico Programada Interrupciones DMA Informática Aplicada Arquitectura de Computadores 3

4 Acceso a los controladores Lectura/Escritura de registros Espacio de direcciones Propio de E/S Instrucción de E/S Instrucción para cambio de espacio de direcciones Compartido con memoria Decodificación de E/S Informática Aplicada Arquitectura de Computadores 4

5 E/S programada (polling) Sincronización: CPU (sw) CPU dedicada Leer Reg. Estado Transferencia: CPU (sw) No Listo? Si Leer Reg. Dato Escribir Dato MP No Fin? Si Informática Aplicada Arquitectura de Computadores 5

6 E/S programada: Lee bloque de 100 bytes 0000 =0000F001 1 Rcontrol EQU $F =0000F002 2 Restado EQU $F =0000F003 3 Rdatos EQU $F VECTORES ORG $ SP DC.L $8000 *Pila: RAM PC DC.L inicio VARIABLES ORG $6000 *RAM buffer DS.B CODIGO ORG $1000 *ROM inicio MOVE.L #0,D1 *Inicialización C MOVE.L #buffer,a FC F MOVE.B #55,Rcontrol *Configuración F espera BTST.B #1,Restado *Sincronización F6 14 BEQ espera 101A 23B9 0000F MOVE.L Rdatos,0(A1,D1) *Transferencia ADDI.L #1,D1 *Control de bloque C CMPI.L #100,D1 102A 66E4 18 BNE espera 102C 08B F BCLR.B #7,Rcontrol *Deshabilitación Informática Aplicada Arquitectura de Computadores 6

7 E/S por interrupciones Sincronización: Hw Transferencia: CPU (sw) Leer Reg. Dato Interrupción Escribir Dato MP Si Escribir. Reg. Control Notificar Fin? No Fin Interrupción Informática Aplicada Arquitectura de Computadores 7

8 Interrupciones: fase hw MP 5:Dir. CPU 2:INT Controlador 1:INT Controlador Interrupciones Periférico 3:ACK 4:Vector 1. El controlador del periférico activa una señal para la petición de interrupción 2. El controlador activa una señal para realizar una petición a la CPU 3. La CPU activa una señal para indicar la aceptación de la petición 4. El controlador le transmite a la CPU el vector 5. La CPU consulta en la tabla de vectores de MP la dirección de la rutina de tratamiento Informática Aplicada Arquitectura de Computadores 8

9 Vectores de Interrupción Tabla de vectores Vector 0 Vector 1 MP Dirección Dirección Dirección Dirección Informática Aplicada Arquitectura de Computadores 9

10 Interrupciones: fase sw Flujo normal Instrucción a Instrucción b Instrucción c Instrucción d Instrucción e Instrucción f INT hw Apila: SR y Ret. Desapila: SR y Ret. Rutina de T. Interrupción Instrucción 1 Instrucción 2 Instrucción 3 Instrucción 4 Instrucción 5 Retorno de Interrupción Informática Aplicada Arquitectura de Computadores 10

11 Tipos de Interrupción Externas Provocadas por periféricos o dispositivos Internas Provocadas por CPU Instrucciones de interrupción (Trap 2, Int 2) Error de ejecución (Div cero, overflow ) Informática Aplicada Arquitectura de Computadores 11

12 Controlador de Interrupciones Prioridades de interrupción Habilitación de interrupciones Máscaras de interrupción Interrupciones en servicio Informática Aplicada Arquitectura de Computadores 12

13 E/S por interrupciones: leer un bloque de 100 bytes Programa Principal Rcontrol EQU $F001 Restado EQU $F002 Rdatos EQU $F003 VECTORES ORG $0 SP DC.L $8000 *Pila: RAM PC DC.L inicio ORG $1F0 *vector $7C * 4 DC.L TInt VARIABLES ORG $6000 *RAM buffer DS.B 100 i DS.L 1 fbloque DS.B 1 CODIGO ORG $1000 *ROM inicio MOVE.L #0,i *Inicialización MOVE.B #0,fBloque MOVE.B #$55,Rcontrol *Configuración *... Informática Aplicada Arquitectura de Computadores 13

14 E/S por interrupciones: leer un bloque de 100 bytes Tratamiento de interrupciones TInt MOVE.L A1,-(SP) *Se guarda registro MOVE.L #buffer,a1 *Dir. base ADD.L i,a1 *Dir. destino MOVE.B Rdatos,(A1) *Transferencia ADD.L #1,i CMP.L #100,i *Control de bloque BNE fin MOVE.B #1,fBloque BCLR.B #7,Rcontrol *Deshabilitación fin MOVE.L (SP)+,A1 *Se restaura registro RTE Informática Aplicada Arquitectura de Computadores 14

15 E/S por DMA Velocidad de transferencia Mover dato del controlador a MP Gestionar dirección de acceso a MP Control de fin de transferencia Manejo de pila Utilización de CPU Informática Aplicada Arquitectura de Computadores 15

16 E/S por DMA Robo de ciclo CPU: Control de BUS DMA: Modo ráfaga CPU: Control de BUS DMA: Bus compartido CPU: Control de BUS DMA: Informática Aplicada Arquitectura de Computadores 16

17 E/S por DMA con robo de ciclo CPU 2:BUS Controlador 1:PET Controlador 5:Dato MP DMA Periférico 3:ACK 6:BUS* 4:ACK 1. El controlador del periférico activa una señal al controlador de DMA para la petición de transferencia 2. El controlador DMA activa una señal para realizar una petición de Bus a la CPU 3. La CPU activa una señal para indicar la aceptación de la petición 4. El controlador DMA prepara las conexiones de direcciones y control y le indica al controlador del periférico que puede realizar la transferencia 5. Se realiza la transferencia del dato entre MP y el controlador del periférico 6. El controlador DMA devuelve el Bus Informática Aplicada Arquitectura de Computadores 17