Examen final d IC amb solucions

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1 Examen final d IC amb solucions curs Q2 part II Exercici 1 (2 punts) a) Escriviu el vector de 8 bits que representa el nombre enter -126 en complement a 2 (Objectiu 6.2). Valor: 0 25 punts. Solució: Criteri: Binari (bé o malament). b) Usarem blocs combinacionals del SISP-I-1 (però de 8 bits en comptes de 16) per fer operacions aritmètiques. En particular usarem el bloc ADD per sumar dos nombres, el bloc SUB per restar-los i els blocs SHA i SHL per calcular multiplicacions per potències (positives o negatives) de 2. Escriviu els 8 bits que hi haurà a la sortida dels blocs combinacionals i indiqueu si el resultat és representable tenint en compte l operació aritmètica que es volia fer, tant pel cas on els vectors de bits representen naturals com pel cas on representen enters codificats en Ca2. Nota: Pel cas dels dispositius SHA i SHL, el segon operand (que és el que indica el nombre de bits desplaçats) sempre cal considerar-lo en Ca2. (Objectius 2.5.1, 2.5.2, 2.5.3, 2.5.4, 6.5.1, 6.5.2, i 6.5.5) Operació Vector de 8 bits resultant És correcte i representable el resultat si considerem que els operands i el resultat són nombres naturals? És correcte i representable el resultat si considerem que els operands i el resultat són nombres enters codificats en Ca2? ADD( , ) No Sí SUB( , ) Sí No SHA( , ) No Sí SHL( , ) Sí SHA( , ) Sí Valor: 0 25 punts per fila. Criteri: - Si el vector no és correcte, llavors tota la fila està malament. - Si és correcte, llavors cada error en la representabilitat descompta la meitat del valor de la fila, de manera que si el vector està bé però les dues representabilitats estan malament, equival a tenir malament tota la fila. c) Dibuixeu la implementació interna d un sumador de 4 bits fet a base de Full-Adders i portes lògiques. Cal que el sumador doni senyals de resultat no representable tant per naturals (senyal que anomenarem irrnat) com per enters (que anomenarem irrent). Els busos d entrada de 4 bits s anomenen X i Y, i el de sortida W. L entrada corresponent al bit de carry inicial s anomena c in. Només es considerarà ben resposta la pregunta si el circuit no és ambigu. Per exemple vigileu d indicar quines són les diferents entrades i sortides dels blocs on faci falta distingir-les. (Objectiu 5.3.2) 1

2 Valor: 0 5 punts. Criteris de correcció: Calcular malament (o no calcular) irrnat o irrent, -50% per cada senyal. No usar Cin com entrada al primer FA, -50%. No distingir entre la sortida c i la s del Fa (dins del dispositiu, no nombrant el cable), -50% punts. Si el circuit no pot funcionar (e.g. viola les regles d interconnexió dels CLCs, com per exemple deixar entrades sense valor, és a dir, sense connectar-les o sense posar cap nom), llavors no s obté cap punt. Exercici 2 (Objectiu 4.5) (2 5 punts) 1) Dado un grafo de estados de un circuito secuencial de Moore con 6 estados cuántos biestables D hacen falta para implementar el circuito con el número mínimo de biestables? Valor: 0.5 puntos Solución: 3 biestables Criterios de corrección: - 100% de la nota si la solución es correcta. - 0% en cualquier otro caso. 2) Dado el siguiente grafo de un circuito secuencial de Moore, dibujad y rellenad la tabla de transiciones (tabla del estado siguiente) y la tabla de salidas. Etiquetad claramente cada columna de cada tabla de acuerdo con la leyenda del grafo (nombre de las señales de estado, entrada y salida del circuito). 2

3 Valor: 1 punto Solución: Criterio de corrección: 100% de la nota si la solución es correcta (las columnas de las tablas están perfectamente etiquetadas y todos los bits de las tablas son correctos, incluidas las x). 50% de la nota si la solución es correcta excepto que hay, como máximo, 3 bits erróneos en las tablas (un bit erróneo es poner un 1 o un 0 cuando tiene que ser una x, poner un 1 cuando tiene que ser un 0 o poner un 0 cuando tiene que ser un 1). 0% de la nota en otro caso. 3) A partir de la tabla de transiciones y tabla de salidas de un circuito secuencial de Moore que se muestran a continuación, dibujad el esquema lógico que implementa el circuito mediante el número mínimo de biestables D y a) una memoria ROM para implementar las señales del estado siguiente y b) un decodificador y puertas Or para las salidas. Indicad claramente i. el nombre de todas las señales de entrada y salida del circuito; ii. los bits de dirección de la ROM, para saber el peso de los mismos, la dirección (en decimal) de la primera y última palabra de la ROM y el contenido de cada palabra dentro del símbolo de la ROM (codificad las X de las tablas de verdad como 0 en la ROM) y iii. la entrada D y la salida Q de cada biestable. 3

4 r s t u r + s X X X X X X X X r s w y X X Valor: 1 punto Solución: Criterio de corrección: 100% de la nota si la solución es correcta (el esquema lógico es correcto y no hay ninguna ambigüedad en el nombre de las señales de entrada y salida del circuito ni en la funcionalidad de las entradas y salidas de cada uno de los dispositivos del circuito y además, el contenido de la ROM es totalmente correcto). 50% de la nota si la solución es correcta excepto que se da una y solo una de las dos siguientes situaciones. o Que hay como máximo 3 bits erróneos en el contenido de la memoria ROM (un bit erróneo es poner una x cuando tiene que ser un 0, poner una x cuando tiene que ser un 1, poner un 1 cuando tiene que ser un 0 o poner un 0 cuando tiene que ser un 1. No se considerará error poner una x cuando puede ser un 1 o un 0 indistintamente, esto es cuando hay una x en la tabla de verdad). o Que no indica claramente el nombre de las entradas y salidas del circuito o no indica cuál es la entrada D y la salida Q de los biestables, o faltan las etiquetas del decodificador o de la ROM 0% de la nota en otro caso. 4

5 Exercici 3 (Objectiu 5.10) (2 punts) A partir del circuito formado por Unidad de Control y Unidad de Proceso que se da a continuación y de los tiempos indicados, especifica cuál es el camino crítico y cuál es el tiempo de ciclo mínimo. Las entradas X e Inici llegan directamente de un registro (REGX) y un biestable (FFInici), respectivamente. Las salidas W y Fi van directamente a un registro (REGW) y un biestable (FFFi), respectivamente. Condicio Inici ROM_Q+ In2 In1 In0 Out0 Clk D Q FF0 ROM_OUT In0 Out3 Out2 Out1 Out0 Ld CtrlA Mx Fi CtrlB X CtrlB B Condicio C o n d A CtrlA Mx MUX 1 0 Ld MUX 1 0 Clk REG Los tiempos de los componentes son los siguientes: T ROM_Q+ =80u.t., T ROM_OUT =60u.t., T A =160u.t., T B =120u.t., T COND =20u.t., T MUX =50u.t., T FF0 =100u.t., T REG =90u.t., T OR =20u.t., T NOT =10u.t. a) Indicad TODOS los caminos críticos que haya (CC 1,CC 2,, CC n ) listando la secuencia de bloques que los forman. Los posibles elementos del camino son: REGX, FFInici, REGW, FFFi, FF0, ROM_Q+, ROM_OUT, A, B, MUX, REG, COND, OR, NOT. CC1= FF0 ROM_OUT A Cond ROM_Q+ FF0 CC2= FF0 ROM_OUT A MUX MUX REG c) Indicad el tiempo de ciclo mínimo. W 5

6 CC1= =420ut CC2= =420ut Criterios (para todo el ejercicio): - Corrección binaria BIEN o MAL - Cada camino crítico erróneo o camino crítico no puesto resta 0,5 puntos - Si el tiempo de ciclo mínimo esta mal resta 1 punto - Nota mínima 0 Exercici 4 (Objectius 8.1 i 8.2) (1 5 punts) Si l estat del computador SISP-I-1 en un moment donat és el següent: Banc de Registres PC 0x00A3 R0 0x0AB4 R1 0xD0A5 R2 0x0000 R3 0x4620 R4 0xF24A R5 0xD0A5 R6 0x0001 R7 0xFFFF Quin és l estat del computador després d executar el fragment de programa següent? Indiqueu només els canvis que s hi hagin produït. M[0x00A3] M[0x00A4] M[0x00A5]... 0x5BF0 0x0751 0x Solució: R5=0xF0A5 R3=0x2000 PC=0x00AE Criterios: - Corrección binaria BIEN o MAL. - Cada registro modificado que no deba modificarse resta 0.5 puntos. - Cada registro que se modifica pero que su valor no sea el correcto resta 0.5 puntos. - Nota mínima 0. 6

7 Exercici 5 (Objectiu 9.2) (2 punts) Completad la siguiente tabla que indica el valor de las señales de salida de la ROM (bloque ROM-SISP-I-1-CTRL ) con la que se implementa parte de la lógica de control del SISP-I-1 (bloque SISP-I-1 CONTROL LOGIC ) para el ciclo en el que se está ejecutando cada una de las instrucciones de la tabla. Suponed que, antes de ejecutarse la instrucción de cada apartado, el contenido de todas las posiciones de la memoria de datos y de todos los registros del banco de registros vale 0. Indicad para cada fila de la tabla el valor de las señales una vez estabilizadas y antes de que llegue el flanco ascendente de la señal de reloj (que marca el final del ciclo en el que se está ejecutando la instrucción). Escribid una x siempre que el bit de salida de la ROM pueda haber sido implementado indistintamente como un 0 o como un 1. a) MOVHI R1, 0xF3 b) CMPLTU R3, R1, R2 c) BNZ R3, -16 d) ST -2(R7), R3 Valor: 0.5 puntos por cada instrucción/apartado. Solución: Criterio de corrección: Para cada instrucción: 100% de la nota si la solución es correcta (los 16 bits son los correctos: 0, 1 o x). 50% de la nota si la solución es correcta excepto por 1 o a lo sumo 2 de entre los 16 bits de la solución. 0% de la nota en otro caso. 7