CIRCUITOS ELECTRÓNICOS. EXAMEN FINAL. Problema 1 del Primer Parcial (Para todos los alumnos que tengan el 1p pendiente)

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Adolfo Maestre Ayala
hace 6 años
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1 CIRCUITOS ELECTRÓNICOS. EXAMEN FINAL. Problema del Primer Parcial (Para todos los alumnos que tengan el p pendiente) En los modernos sistemas de audio multicanal, se ha convertido en un estándar el uso de la transmisión de datos de audio en formato S/PIF (Sony/Phillips igital InterFace). Este estándar de comunicación serie utiliza la codificación Biphase Mark Code (BMC) para transmitir los datos. En dicha codificación, cada bit transmitido dura dos ciclos de reloj, siguiendo las siguientes reglas: Cuando empieza un bit, la línea cambia siempre, esto es, si estaba a se pone a y viceversa. Si el dato a transmitir es un, la línea permanece en el estado durante los dos ciclos Si el dato a transmitir es un, la línea cambia también al principio del segundo ciclo. Se puede ver que el será representado por o por, dependiendo del estado de la línea cuando empezó a transmitirse el símbolo, e igualmente el será representado por o por. En la siguiente figura se aprecian las cuatro posibilidades. Se desea diseñar el codificador y el decodificador de binario a BMC, cumpliendo las siguientes especificaciones: El codificador será un bloque síncrono, cuya única entrada será una línea serie por la que vendrán los datos a transmitir, a la frecuencia adecuada al reloj del sistema. Este bloque nunca parará de transmitir, aunque la línea de entrada no cambie. El decodificador se supondrá un bloque síncrono también, pero usará como señal de reloj la inversa del reloj del codificador, para separar lo más posible la lectura del dato de la transición del mismo. Tanto la señal de entrada (in) como la de entrada al segundo bloque (BMC) se supondrán libres de cualquier tipo de fallo. Se pide:. iseñar el transmisor como una máquina síncrona de Moore, cuya única entrada es IN y cuya única salida es BMC. [Tabla de transición de estados comentada: 3 puntos; simplificación y resolución de las ecuaciones lógicas: 2 puntos; dibujo del circuito usando únicamente puertas NAN y OR de 2 entradas y biestables tipo : punto] 2. Señalar el camino crítico y calcular la frecuencia máxima de transmisión, si los retrasos de las puertas son ns, y del biestable (t P +t SETUP ) es 2ns. [ punto] 3. iseñar el receptor como una máquina síncrona de Moore cuya única entrada es la línea BMC, su reloj es R y su salida es OUT. Tabla de transición y resolución del circuito combinacional de entrada y salida (No es necesario pintarla). [3 puntos] OUT R BMC () () () () TIEMPO: h

2 Solución al primer problema Para resolver el circuito codificador, vamos a partir de una condición inicial cualquiera. Por ejemplo, llamaremos a un estado en el que acabo de terminar de transmitir un y la línea de salida está a. Haremos primero una aproximación directa al problema, que veremos que nos producirá un número elevado de estados equivalentes. Posteriormente reduciremos estos estados. Para esta primera aproximación, consideraremos cuatro estados fundamentales, que serán: Acabo de transmitir un y la línea está a Acabo de transmitir un y la línea está a Acabo de transmitir un y la línea está a Acabo de transmitir un y la línea está a Con estas premisas, y sabiendo que no se producirán nunca fallos en la línea, el diagrama de bolas queda como se ve: Vemos que los estados, 3, 4 y 7 corresponden a los que he definido arriba como estados fundamentales, en el orden en que están enunciados. Es importante hacer ver también que los estados, 2, 5, 6, 8, 9, y (el resto), sólo tienen una transición posible, dado que la línea de entrada no cambia a mitad de estado Partiendo de este diagrama, la Tabla de Transición de estados completa sería: 8 9 ESTAO in BMC Se observa lo peculiar de la tabla, en la que no hay estados estables, sólo hay una entrada (2 columnas) pero hay 2 estados. Esto obligaría a codificar los estados usando 4 biestables. Veamos previamente si se puede simplificar la tabla. Para ello, realizaremos la tabla de inferencias entre los estados. Es muy probable que haya gran cantidad de estados equivalentes o pseudoequivalentes, dado que sólo hay una salida (muchos estados tienen la misma salida) y sólo hay una entrada (no hay muchas transiciones que tengan que ser compatibles). La tabla de inferencias completa será:

3 X 2 X C 3 X X 3 C 5 4 C X X X 5 X 2 X X X X 5 6 C 3 X X X C 5 C 7 X X 4 C 3 C 4 X X X 8 X 2 X X X X 5 C C X 9 C 3 X X X C 3 C C X C X C C X 3 X X X X 4 X X X C C C 5 X X X C 3 X X C Notas: C : Compatibles si, 2. Como éstos lo son, y 4 también. X 2 :Compatibles si y. Como no lo son, y 5 tampoco, ni y 8. C 3 : Compatibles si 2 y 7, a su vez compatibles si 4 y 9, a su vez compatibles si y 7, que lo son si 4 y 9. Como se observa, todos ellos serán compatibles X 3 : Compatibles si 3 y 5. Como no los son, tampoco y 3 ni 3 y X 4 : Compatibles si 3 y 8. Como no lo son, tampoco y 7, ni 7 y C 4 : Compatibles si 5 8 y 6 9. Como los son, éstos también son compatibles C 5 : Compatibles si 6 y 4, a su vez compatibles si 7 y, que lo son como se vio en C 3 X 5 : Compatibles si, que tienen distintas salidas: no lo son. Para realizar la tabla, se han puesto indicadas en notas las diversas equivalencias dependientes, porque en algún caso eran especialmente enrevesadas como para incluirlas en la propia tabla. Se observa que, finalmente sólo tengo 4 estados diferentes: a) Estado : los antiguos y 4. Representan el final de un bit terminando en b) Estado : los antiguos, 2, y. Representan el primer semiciclo de un bit, que empieza en. Hasta el siguiente estado, realmente no hace falta diferenciar la salida. c) Estado 2: Los antiguos 3 y 7. Representa el final de un bit terminando en. d) Estado 3: los antiguos 5, 6, 8 y 9: Representan el primer semiciclo de un bit que empieza en, de manera análoga al estado. Entonces, la tabla reducida queda así de simple: ESTAO in BMC Como finalmente tengo sólo 4 estados, lo puedo realizar con dos biestables. ado que tengo sólo una salida, que vale en los estados y 2, usaré la siguiente codificación para los estados: Est.=; Est.=; Est.2=; Est.3= Usando esta codificación, la salida será directamente el bit menos significativo. 2 in 2 A partir de esta tabla, resulta extremadamente fácil calcular las ecuaciones de 2,, dado que sólo dependen de 3 variables. Hacemos las tablas de Karnaugh correspondientes, resultando:

4 2 in 2 in 2 El resultado de la simplificación será: 2= /in+2 in =/ in+/2 /in. Utilizando las leyes de emorgan, para expresar las ecuaciones usando sólo puertas NAN y OR de 2 entradas, se puede dibujar la máquina de estados como: U4 in U 2 BMC Observando el circuito se puede ver que todos los caminos tienen el mismo retraso entre la entrada y salida de un biestable, atravesando dos puertas NAN. El máximo retraso por tanto será de 2 t PNAN +t P + t SETUP = 4ns, por lo que la máxima frecuencia de operación será de /4ns= 25MHz U2 U3 clk Para realizar el receptor, tendré que tener en cuenta que, mientras voy recibiendo un dato tengo que señalar, a la salida, el dato anteriormente recibido, debido a que cada dato tarda dos ciclos de reloj en llegar. Empezaremos por un estado definido como llegó un, empiezo a señalizarlo y miro la entrada. Veo que de este estado puedo ir al ó al 2, dependiendo de la entrada. En ambos casos la salida sigue siendo, correspondiente al segundo estado del dato anterior. A continuación, desde el estado puedo evolucionar de nuevo al si llega otro (habría llegado ) o bien al estado 3 (Habría llegado ), y análogamente desde el 2 podría ir al (si llegase ) o bien al 3 (si llegase ). Estando ya en el estado 3, cuya salida sería, podría evolucionar al estado 4 o al estado 5, de manera totalmente similar a lo dicho para los estados y 2. En la figura se ve un diagrama de bolas que representa este funcionamiento:

5 Con lo que la tabla de transición de estados pedida sale directamente de este diagrama como: 3 2 ESTAO BMC OUT Aunque la tabla es, inicialmente, bastante menor que la del primer apartado, no se puede simplificar, por lo que habrá que resolverla en función de 3 bits de estado y una entrada. Realizando la tabla de excitaciones, asignando previamente los estados a sus valores binarios, se consigue: 3 2 BMC 3 2 Con lo que las tablas de Karnaugh, para 3, 2 y quedan: -BMC -BMC BMC Resolviendo esto, obtenemos las ecuaciones de 3, 2 y como: 3=2 2= 2 / /BMC + /3 /2 BMC + 3 / BMC + 3 /BMC = /3 / /BMC + /3 BMC+ 3 / BMC+3 /BMC Por último, la ecuación del circuito de salida, OUT en función de 3, 2 y, se realiza también por Karnaugh y se calcula: OUT=

6 En la siguiente figura se puede ver un dibujo del circuito de recepción, y una simulación en la que un dato es transmitido y recibido. BMC U35 U27 U28 U29 U26 U2 U39 U38 OUT U3 U3 U32 U33 U25 U22 U34 U36 R U24 U23 JUNIO P.CIR TRANSMISOR d() d(in) hex(2,bmc) d(bmc) d(r) hex(r3,r2,r) d(out) RECEPTOR.u.6u.2u.8u 2.4u 3.u T Se observa en la simulación que se transmiten, y reciben, dos ceros consecutivos, dos unos, y tras esto un cero y un uno. Se comprueba que la recepción se hace con dos ciclos de reloj, aproximadamente, de retraso, y también es visible la señal BMC, que cambia al comienzo de cada bit y a la mitad del mismo si es.

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