Tipos de datos en VHDL
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- Ángel Murillo Correa
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1 Tipos de datos en VHDL Sistemas Digitales Avanzados Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero Oct Feb Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
2 Tipos de datos pre definidos en paquetes Estándar: IEEE 1076 y Son definidos en paquetes y librerías. Paquete standard de libr. std: bit, boolen, integer y real. Paquete std logic 1164 de libr. IEEE: std logic y std ulogic. Paquete std logic arith de libr. IEEE: signed y unsigned. conv integer(p) conv unsigned(p, b) conv signed(p, b) conv std logic vector(p, b) Paquete std logic signed y std logic unsigned de libr. IEEE: permite operaciones con datos std logic vector considerando que sea un dato signed o unsigned, respectivamente [2]. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
3 Paquete IEEE numeric std Añade tipo de dato unsigned y signed. Permite operaciones aritméticas y de relación. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- invocar nuevo paquete Cuadro: Funciones de conversión de datos [1]. Desde Hacia Función de conversión unsigned, signed std logic vector std logic vector(a) signed, std logic vector unsigned unsigned(a) unsigned, std logic vector signed signed(a) unsigned, signed integer to integer(a) natural unsigned to unsigned(a, size) integer signed to signed(a, size) Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
4 BIT y BIT VECTOR Dos niveles lógicos: 0 y 1 ; Ejemplos: SIGNAL x: BIT; -- x es declarada como una se~nal tipo bit (un dígito). SIGNAL y: BIT_VECTOR (3 DOWNTO 0); -- y es un vector de 4 bits, con el MSB correspondiente al bit más -- a la izquierda. SIGNAL w: BIT_VECTOR (0 TO 7); -- w es un vector de 8 bits, con el MSB correspondiente al bit más -- a la derecha. x<= 1 ; -- Para un bit usar comilla simple. y<="0111"; -- Para un vector de bits se usa doble comilla. w<=" "; Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
5 Std logic (y std logic vector) Cuadro: IEEE 1164 Tipo Std logic U Uninitialized (Sin inicializar)* X Forcing Unknown (Forzar valor desconocido)* 0 Forcing 0 (Forzar un cero)* 1 Forcing 1 (Forzar un uno)* Z High Impedance (Alta impedancia) W Weak Unknown (Valor débil desconocido) L Weak 0 (Cero débil) * Sintetizables. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
6 Std logic (y std logic vector) SIGNAL x: STD_LOGIC; -- x es declarada como se~nal de un dígito del tipo std_logic. SIGNAL y: STD_LOGIC_VECTOR (3 DOWNTO 0) := "0001"; -- y es declarada como un vector de 4 bits (MSB= bit más a la izquierda). -- El valor "0001" es opcional. Se establece con el operador := Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
7 Std logic (y std logic vector) Qué sucede cuando dos datos diferentes se conectan a un mismo cable? Cuadro: Resolución de lógica X 0 1 Z W L H - X X X X X X X X X 0 X 0 X X 1 X X X Z X 0 1 Z W L H X W X 0 1 W W W W X L X 0 1 L W L W X H X 0 1 H W W H X - X X X X X X X X Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
8 Resto de tipos de datos Boolean: True, False. Integer: entero de 32 bits (de -2,147,483,647 a + 2,147,483,647). Natural: numeros reales en rango -1.0E38 hasta +1.0E38. No es sintetizable. Literales físicos: tiempo, voltaje, etc. No sintetizable. Signed y unsigned: Definidos en el paquete std logic arith. Definidos en el paquete numeric std. Misma apariencia que los datos std logic vector. Acepta operaciones aritméticas. Por qué la librería numeric std es preferida sobre std logic arith y las otras? Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
9 Paquetes VHDL: numeric std, std logic arith Ambos definen tipos de datos unsigned y signed basados en tipos std logic. Definen operaciones como: +, -, *, /, abs, <, >, etc. std logic arith fue desarrollando antes que numeric std. numeric std es preferido en la actualidad porque es estandarizado por IEEE. Use siempre el paquete numeric std cuando necesite realizar operaciones matemática en datos std logic. Use uno u otro paquete, pero NUNCA ambos library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
10 Ejemplos x0 <= 0 ; -- bit, std_logic, o std_ulogic value 0 x1 <= " "; -- bit_vector, std_logic_vector, -- std_ulogic_vector, signed, or unsigned x2 <= "0001_1111"; -- Guión bajo permite facilidad en visualización. x3 <= "101111" -- Representación binaria del 47. x4 <= B"101111" -- Representación binaria del 47. x5 <= O"57" -- Representación octal del 47. x6 <= X"2F" -- Representación hexadecimal del 47. n<=1200; -- Entero m<=1_200; -- Entero, guión bajo permitido. IF ready THEN Boolean, ejecutado si ready=true. y<=1.2e-5; -- real, no sintetizable. q<=dafter 10 ns; -- physical, no sintetizable. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
11 Operaciones permitidas y no permitidas SIGNAL a: BIT; SIGNAL b: BIT_VECTOR(7 DOWNTO 0); SIGNAL c: STD_LOGIC; SIGNAL d: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL e: INTEGER RANGE 0 TO 255;... a<=b(5); -- legal (mismo tipo escalar: BIT) b(0) <= a; -- legal (mismo tipo escalar: BIT) c<=d(5); -- legal (mismo tipo escalar: STD_LOGIC) d(0) <= c; -- legal (mismo tipo escalar: STD_LOGIC) a<=c; -- ilegal (discordancia de tipos: BIT x STD_LOGIC) b<=d; -- ilegal (discordancia de tipos: BIT_VECTOR x -- STD_LOGIC_VECTOR) e<=b; e<=d; -- ilegal (discordancia de tipos: INTEGER x BIT_VECTOR) -- ilegal (discordancia de tipos: INTEGER x -- STD_LOGIC_VECTOR) Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
12 Tipos de datos definidos por el usuario: enteros. TYPE integer IS RANGE TO ; -- Definición del tipo de dato entero (integer). TYPE natural IS RANGE 0 TO ; -- Definición del tipo de dato natural. TYPE my_integer IS RANGE -32 TO 32; -- Subconjunto de enteros definido por el usuario. TYPE student_grade IS RANGE 0 TO 100; -- Subconjunto de enteros naturales definido por el usuario. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
13 Tipos de datos definidos por el usuario: enumerados. TYPE bit IS ( 0, 1 ); -- Definición del tipo de dato BIT. TYPE my_logic IS ( 0, 1, Z ); -- Subconjunto definido por el usuario de datos std_logic. TYPE bit_vector IS ARRAY (NATURAL RANGE <>) OF BIT; -- Definición del tipo de dato BIT_VECTOR. -- RANGE <>: indica rango sin restricción. -- NATURAL RANGE <>: restringe al rango de los números naturales. TYPE state IS (idle, forward, backward, stop); -- Tipo de dato enumerado (tipo para máquinas de estado). TYPE color IS (red, green, blue, white); -- Tipo de dato enumerado. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
14 Arreglos Arreglo: colección de objetos del mismo tipo. Figura: Arreglos de datos: (a) Escalar, (b) 1D, (c) 1Dx1D y (d) 2D Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
15 Definición de un arreglo TYPE type_name IS ARRAY (specification) OF data_type; SIGNAL signal_name: type_name [:= initial_value]; CONSTANT signal_name: type_name [:= initial_value]; VARIABLE signal_name: type_name [:= initial_value]; TYPE matrix IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR(7 DOWNTO 0); Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
16 Ejemplo Arreglo que contiene cuatro vectores. Cada vector con ocho bits. Esto define un vector de 1Dx1D. Cada vector se denominará row. El arreglo completo se denominará matrix. El bit más a la izquierda de cada vector es el MSB. La fila superior es la fila 0. TYPE row IS ARRAY (7 downto 0) OF STD_LOGIC;-- arreglo 1D TYPE matrix IS ARRAY (0 TO 3) OF row; -- arreglo 1Dx1D SIGNAL x: matrix; --Otra forma de hacer lo mismo del código mostrado arriba TYPE matrix IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR(7 DOWNTO 0); Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
17 Arreglo 2D Construcción basada en escalares, no en vectores. TYPE matrix2d IS ARRAY (0 TO 3, 7 DOWNTO 0) OF STD_LOGIC; Ejemplo: inicialización de arreglo.... :="0001";-- Para arreglo 1D... :=( 0, 0, 0, 1 );-- Para arreglo 1D... :=(( 0, 1, 1, 1 ),( 1, 1, 1, 0 ));-- Para arreglo -- 1Dx1D -- o arreglo 2D Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
18 Asignaciones legales e ilegales en arreglos TYPE row IS ARRAY (7 DOWNTO 0) OF STD_LOGIC;--1D TYPE array1 IS ARRAY (0 TO 3) OF row;--1dx1d TYPE array2 IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR (7 DOWNTO 0);--1Dx1D TYPE array3 IS ARRAY (0 TO 3, 7 DOWNTO 0) OF STD_LOGIC;--2D SIGNAL x: row; SIGNAL y: array1; SIGNAL v: array2; SIGNAL w: array3; Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
19 Asignaciones en escalares x(0) <= y(1)(2); -- uso de paréntesis (y es 1Dx1D) x(1) <= v(2)(3); -- uso de paréntesis (v es 1Dx1D) x(2) <= w(2,1); -- uso de paréntesis (w es 2D) y(1)(1) <= x(6); y(2)(0) <= v(0)(0); y(0)(0) <= w(3,3); w(1,1) <= x(7); w(3,0) <= v(0)(3); Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
20 Asignaciones en vectores x <= y(0); -- legal (mismo tipo de datos: ROW) x <= v(1); -- ilegal (ROW x STD_LOGIC_VECTOR) x <= w(2); -- ilegal (w deber tener índice 2D) x <= w(2, 2 DOWNTO 0); -- ilegal (ROW x STD_LOGIC) v(0) <= w(2, 2 DOWNTO 0); -- ilegal v(0) <= w(2); -- illegal (w deber tener índice 2D) y(1) <= v(3); -- illegal (ROW x STD_LOGIC_VECTOR) y(1)(7 DOWNTO 3) <= x(4 DOWNTO 0); -- legal v(1)(7 DOWNTO 3) <= v(2)(4 DOWNTO 0); -- legal w(1, 5 DOWNTO 1) <= v(2)(4 DOWNTO 0); -- ilegal Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
21 Tipos de datos: signed y unsigned Son tipos de datos definidos en paquetes std logic arith y numeric std. SIGNAL x: SIGNED (7 DOWNTO 0); -- Positivo o negativo SIGNAL y: UNSIGNED (0 TO 3); -- Siempre mayor que 0. Unsigned representa el 5 10 decimal representa el decimal. Signed (complemento A2) representa el 5 10 decimal representa el el 3 10 decimal. Estos tipos de datos SON para ejecutar operaciones matemáticas y de relación. NO para operaciones lógicas. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
22 Operación matemática con std logic arith(1/2) library IEEE; use IEEE.STD_LOGIC_1164.ALL; USE ieee.std_logic_arith.all; -- Paquete extra -- entity arreglos is port( a,b: IN SIGNED (7 DOWNTO 0); v: OUT SIGNED (7 DOWNTO 0)); end arreglos; -- architecture Behavioral of arreglos is signal w: std_logic_vector (7 downto 0); begin v <= a + b; -- legal (Operación aritmética OK) w <= a AND b; -- ilegal (Operación lógica NO OK) end Behavioral; Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
23 Operación matemática con std logic arith(2/2) library IEEE; use IEEE.STD_LOGIC_1164.ALL; USE ieee.std_logic_arith.all; -- Paquete extra -- entity arreglos is port( a,b: IN SIGNED (7 DOWNTO 0); v: OUT SIGNED (7 DOWNTO 0)); end arreglos; -- architecture Behavioral of arreglos is signal w: std_logic_vector (7 downto 0); begin v <= a + b; -- legal (Operación aritmética OK) w <= conv_std_logic_vector(a,8) AND conv_std_logic_vector(b,8); end Behavioral; Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
24 Operación matemática con numeric std(1/2) library IEEE; use IEEE.STD_LOGIC_1164.ALL; USE ieee.numeric_std.all; -- Paquete extra -- entity arreglos is port( a: IN SIGNED (7 DOWNTO 0); b: IN SIGNED (7 DOWNTO 0); v: OUT SIGNED (7 DOWNTO 0)); end arreglos; -- architecture Behavioral of arreglos is signal w: std_logic_vector (7 downto 0); begin v <= a + b; -- legal (Operación aritmética OK) w<=a AND b; -- ilegal (Operación lógica NO OK) end Behavioral; Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
25 Operación matemática con numeric std(2/2) use IEEE.STD_LOGIC_1164.ALL; USE ieee.numeric_std.all; -- Paquete extra -- entity arreglos is port( a,b: IN SIGNED (7 DOWNTO 0); v: OUT SIGNED (7 DOWNTO 0)); end arreglos; -- architecture Behavioral of arreglos is signal w: std_logic_vector (7 downto 0); begin v <= a + b; -- legal (Operación aritmética OK) w <= std_logic_vector(a) AND std_logic_vector(b); end Behavioral; Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
26 Bibliografía [1] P.P. Chu. FPGA Prototyping by VHDL Examples: Xilinx Spartan-3 Version. Wiley, [2] Volnei A. Pedroni. Circuit Design with VHDL. MIT Press, Cambridge, MA, USA, Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 26
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