Memoria RAM Estática Asincrónica de 1Kbit

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1 1 Memoria RAM Estática Asincrónica de 1Kbit S. M. Armano, G. H. Stuarts, P. Julián y P. S. Mandolesi* CONICET - Dto. Ing. Eléctrica y Computadoras, Universidad Nacional del Sur - *CIC Resumen En este trabajo se presenta el diseño y la implementación de una memoria RAM estática de 1 Kbit, utilizando la tecnología CMOS estándar de 1.5 µm. L I. INTRODUCCIÓN a memoria RAM estática (SRAM) es una subclase de las memorias de lectura y escritura, que almacena datos utilizando realimentación positiva. Se utilizan generalmente en aplicaciones que no requieren mucha capacidad de almacenamiento, pero si una alta velocidad de operación. Esta alta velocidad de operación se debe a que la SRAM almacena el dato y su complemento, y de esta manera se logra reducir sensiblemente el tiempo de lectura, que generalmente es el que domina el tiempo total de acceso a la memoria. En este proyecto, nuestro objetivo fue diseñar una SRAM asincrónica de 1Kb junto con todos sus bloques constitutivos, como los decodificadores de filas y columnas, amplificadores de sensado, precarga, etc 2 m El hecho de que sea asincrónica permite realizar el diseño para bajo consumo, ya que no necesita señal de reloj, la cual generalmente consume un nivel alto de potencia al conmutar a altas frecuencias un nodo con un valor de capacidad asociada relativamente alto. En nuestro caso una palabra de 10 bits direcciona los 1024 bits de almacenamiento, y se utilizan 3 señales de entrada adicionales para ingresar el dato y dar las órdenes de lectura y escritura. Nuestro criterio de diseño fue principalmente la minimización del área ocupada por el circuito, con el fin de obtener la mayor densidad de memoria posible. En segunda instancia se priorizó la velocidad de respuesta, logrando que los tiempos de trepada máximos sean del orden de los 2 nseg. Por último se buscó minimizar el consumo de potencia, principalmente en las partes críticas del circuito II. TECNOLOGÍA El circuito integrado se implementó en un proceso n-well CMOS estándar de 1.5 µm. (λ=0.8µm), con dos capas de metal y una de polisilicio. El tamaño de los transistores utilizados fue variando de acuerdo a las necesidades del circuito. III. DESCRIPCIÓN El diagrama en bloques de la SRAM puede observarse en la Fig. 1. Fig. 1.Diagrama en bloques de una memoria RAM estática. El bloque de memoria es un arreglo de 32X32 celdas de 6 transistores (6T). La forma cuadrada del bloque resulta eficiente con respecto al área utilizada, y además permite que las líneas de Bit y Word tengan capacidades similares, optimizando el tiempo de acceso. El decodificador de filas recibe las señales A0 A4 ; A0 A4, y genera las 32 señales que seleccionan la fila deseada. Además, contiene los buffers necesarios para lograr la conmutación de los 64 gates asociados a cada línea de Word. El decodificador de columnas cumple la misma función que el de filas, activando la columna deseada a partir de las señales A5 A9 ; A5 A9 El circuito de Precarga mantiene las líneas de Bit en 5V cuando la columna no está siendo accedida. El Amplificador de Sensado (Sense Amplifier) convierte un pequeño cambio en las tensiones de las líneas de Bit en una conmutación completa en la salida, logrando una reducción importante del tiempo de lectura y de la potencia consumida.

2 2 Diseño de la Celda: IV. DISEÑO instanciar verticalmente. El diseño final puede observarse en la Fig. 3. Para el diseño de la celda utilizamos una configuración típica 6-T, que consiste en dos inversores que se realimentan positivamente y dos transistores de acceso. En la Fig. 2 puede observarse el diagrama esquemático de la celda. Fig. 3 Layout de una celda SRAM 6T El área ocupada por una celda es de (44λ x 52λ) pero al poder superponer las señales mencionadas, el área efectiva de cada celda queda de (39 λ x 43 λ). Circuito de Precarga: Fig. 2 - Diagrama esquemático de una celda 6T Las señales Bit y Bit_n son compartidas por todas las celdas de una misma columna, mientras que la señal de Word es compartida por las celdas de una misma fila. Los tamaños de los transistores de la celda se diseñaron según los criterios de estabilidad en la escritura y en la lectura enunciados por Vasir et al. Luego se realizaron simulaciones y se ajustaron de manera de obtener la mejor relación entre el área y el desempeño. Los tamaños finales de los transistores fueron los siguientes: M1: W = 10λ; L = 2 λ M2: W = 4λ; L = 2 λ M3: W = 10λ; L = 2 λ M4: W = 4λ; L = 2 λ M5: W = 6λ; L = 2 λ M6: W = 6λ; L = 2 λ El circuito de precarga se encarga de mantener las líneas de Bit (Bit y Bit_n) en 5V cuando no están siendo accedidas. El objetivo fundamental de esto es evitar que queden en un valor de tensión intermedio cuando no están siendo accedidas, aumentando innecesariamente el consumo. El diagrama esquemático y layout de este bloque puede observarse en las Fig. 4 y 5 respectivamente. Fig. 4 - Diagrama esquemático del circuito de Precarga En el diseño de la celda es donde se realizó el mayor esfuerzo para minimizar el área ocupada, ya que esta celda se instancia 1024 veces. Con este objetivo, se buscó que sea simétrica y que sea posible superponer las señales de Ground en Metal 2 al instanciar horizontalmente y VDD en Metal 1 al

3 3 Las señales W_E y W_E_N tienen que hacer conmutar 32 inversores (64 Gates) cada una, por lo que la capacidad asociada es relativamente alta y fue necesario agregar una etapa de amplificación de corriente a la salida del Pad. El tiempo de trepada obtenido fue de 2 ns, que es un valor aceptable. Fig. 5 - Layout del circuito de Precarga Los transistores PMOS se diseñaron de tamaño mínimo, de manera tal que los circuitos de lectura y escritura puedan tomar el control de las líneas de bit cuando tienen que acceder a ellas. Circuito de Escritura: Para escribir un dato en una celda se realiza el siguiente proceso: por un lado, es necesario llevar las líneas de bit al valor correspondiente (en todos los casos esto implicará llevar una hacia nivel bajo y la otra hacia nivel alto). A su vez, se selecciona la línea de Word correspondiente a la celda deseada, habilitando los transistores de paso y permitiendo el ingreso del dato a los transistores de la celda. Es importante mencionar que esto es posible gracias al correcto dimensionamiento de los transistores de manera que, en este caso, el transistor de acceso tenga mayor capacidad de corriente que el PMOS que impide el cambio de dato en la celda. Entonces, sólo cuando se activa la señal W_E (Write Enable) el dato ingresado en la señal DATO es almacenado en la celda. Así, se permite que el dato cambie sin afectar los estados de la celda hasta que se decida lo contrario. El diagrama esquemático de este circuito y su layout pueden observarse en las Fig. 6 y 7 respectivamente. Fig. 6 - Diagrama esquemático del circuito de Escritura Amplificador de Sensado: Fig. 7 - Layout del circuito de Escritura Para leer un dato en la celda seleccionada el procedimiento a seguir es, a saber: inicialmente las líneas de bit estarán en un nivel alto (5V) debido a que sólo están conectadas al circuito de precarga. Luego se habilita la línea de Word asociada a la fila seleccionada (se habilitan los transistores de acceso de la celda seleccionada). Una de las líneas de bit será llevada entonces hacia un nivel bajo, mientras que la otra permanecerá en el nivel alto. De esta manera tendremos en las líneas de bit y bit_n el dato correspondiente a la celda. Para que esto ocurra, como en el caso de la escritura, será necesario que el transistor NMOS de la celda que debe fijar el nivel bajo tenga más capacidad de corriente que el de acceso para que pueda efectivamente llevar la línea de Bit hacia el nivel deseado. Entonces, para que la escritura se realice correctamente, el transistor de acceso deberá superar en corriente (y por lo tanto en tamaño) al PMOS de la celda, y a su vez, para que la lectura del dato se realice correctamente, deberá tener menor capacidad de corriente (y por lo tanto menor tamaño) que el NMOS de la celda. Como la minimización del tamaño es fundamental, tenemos el problema de que, para tamaños mínimos de los transistores, los tiempos de acceso son inaceptables. Por este motivo, es

4 4 necesario adicionar al circuito de lectura un Amplificador de Sensado, que se encargará de modificar el valor de salida ante una pequeña variación (de unos cien milivoltios) en las líneas de Bit. Luego de probar distintos esquemas típicos de Amplificadores de Sensado, se decidió utilizar el circuito de la Fig. 8, con el cual se obtuvo la mejor performance en las simulaciones. El circuito no tiene camino a Ground mientras la señal READ esté en cero, y por lo tanto no consume potencia. Sólo frente a un cambio en dicha señal se activa el amplificador y se obtiene en la salida el dato almacenado en la celda seleccionada. El layout de este circuito puede observarse en la Fig. 9. Fig. 9.Layout del Amplificador de Sensado Decodificador de Filas: Fig. 8 - Diagrama esquemático del Amplificador de Sensado Como la cantidad de filas que son necesarias manejar para seleccionar cada celda (32 en este caso) hace inaceptable colocar un pin externo del chip para cada una, es necesario realizar una sencilla codificación de las mismas de manera de poder seleccionarlas con un número significativamente menor de pines. El circuito cuenta entonces con el correspondiente decodificador que permite realizar la selección de cada una de las 32 palabras de Word con 5 bits o pines de chip. El decodificador de filas recibe los bits A A y A, y activa la señal WORD de la fila A4 seleccionada. La selección de la celda correspondiente a esta fila se realizará luego eligiendo la columna correspondiente, esto hace que el Decodificador de Filas deba contener un buffer de salida para poder manejar la alta capacidad asociada a los 64 Gates que están conectados a cada línea. El diagrama esquemático de este circuito se puede observar en la Fig. 10.

5 5 Fig. 10.Diagrama esquemático del Decodificador de Filas. Decodificador de Columnas: Al igual que el decodificador de filas, el decodificador de columnas recibe los bits de direccionamiento A A y A, y conecta las líneas de Bit de la columna A9 seleccionada con los circuitos de WRITE y SENSE AMPLIFIER. Además contiene un buffer de salida para poder manejar la alta capacidad asociada a los 32 Gates que están conectados a cada línea. El diagrama esquemático de este circuito se puede observar en la Fig. 11. Fig. 12. Layout de la memoria SRAM completa. V. SIMULACION En las siguientes simulaciones se pueden observar un ciclo completo de acceso a la memoria RAM. En la Fig.13 se simuló un ciclo de escritura donde puede apreciarse como son afectadas las señales de Bit y Bit_n dentro de la celda cuando llega una orden de escritura (W_E). Fig. 11.Diagrama esquemático del Decodificador de Columnas. La implementación final de la memoria RAM, con sus bloques conectados y los PADs de entrada se puede apreciar en la Fig.12. Fig. 13. Ciclo de Escritura. En la Fig.14 se simuló un ciclo de lectura y podemos ver como la señal de Salida responde cuando llega una orden de lectura (read), de acuerdo al valor lógico que haya en las líneas de Bit de la celda que está leyendo.

6 6 Fig. 14. Ciclo de Lectura. De acuerdo a los resultados de las simulaciones, los tiempos de respuesta para los ciclos de lectura y escritura son de 1.5 ns y 7.5 ns respectivamente. REFERENCIAS N. Mohan, S. Sambandan, Design of 4Kb Asynchronous SRAM in 0.18 μm CMOS Technology, Course E&CE 637 Design of VLSI MOS Integrated Circuits, Waterloo, Canada, (2003) Vasir, P. Balaggan, S. Kaur and C. Shen, SRAM IP for DSP/ScO Projects, San Jose University (2004) Sung-Mo Kang and Yusuf Leblebici, CMOS Digital Integrated Circuits: Analysis and Design, Third Edition, McGraw Hill, New York, (2003) Samsung Electronics, M684000B Family CMOS SRAM datasheet 3.0, (1998)