Ejercicios Resueltos ADC / DAC

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1 Curso: Equipos y Sistemas de Cotrol Digital Profesor: Felipe Páez M. Programa: Automatizació, espertio, 010 Problemas Resueltos: Ejercicios Resueltos ADC / DAC ersió Se tiee u DAC ideal de 10 bits, co tiempo de estabilizació total t set de 1 µs. Está coectado e ua cofiguració co REF a tierra y REF 1. Al respecto: a. Calcule el valor del. Sol. El paso etre valores de voltaje discretos, tambié coocido como, correspode a: REF dode 10 bits. Por tato el 1/ volts b. Calcule la máxima salida aáloga y el error de escala completa expresado como porcetaje de la misma. Sol. La máxima salida aáloga se produce para ua etrada digital N biario, o ( 10 ) 1103 decimal. Por tato, la salida aáloga sería 103* El error de escala completa correspode a la salida máxima ideal meos la real, es decir, Para expresarlo como porcetaje, se recurre a la proporció: 100% 1 x% de dode x( * 100)/ % c. Calcule la salida para el valor biario. Sol. La etrada N b dec., por tato la salida será d. Determie si ua frecuecia de trabajo del DAC de 150 khz respeta sus codicioes de operació. Justifique. 1

2 Sol. La frecuecia de etrada o trabajo del DAC determia la catidad de veces por segudo que el DAC debe covertir la etrada digital e salida aáloga. Es evidete que, para ua operació fiable, o puede exigírsele al DAC que realice la coversió e u tiempo meor al de estabilizació. Por tato, para ua frecuecia de trabajo de 150 khz, se tedría que el tiempo etre coversioes debe ser de 1/ µs, pero el mismo DAC requiere de por lo meos 1 µs para estabilizar la salida, por lo que esta frecuecia de trabajo e la etrada es iadecuada para el coversor.. Se dispoe de u ADC ideal de 8 bits de resolució, co voltajes de referecia ref 10 y ref a tierra. Además, su tiempo de coversió es de 0 us. Determie: a. alor del Sol. REF dode 8 bits y ref 0. Por tato el 10/ 8 0, volts b. Resultado digital si se aplica IN 4.68 IN REF Sol. Para el ADC ideal, la salida digital N, dode la REF REF parte fraccioaria de N se elimia si existe. E este caso, para 8 bits, N , que debe aproximarse a N c. Resultado digital para IN 10. Sol. Para IN REF, asumiedo que este voltaje de etrada o quema al coversor, se produce u feómeo de saturació, dode N es el máximo posible para la catidad de bits dada, es decir, N 1. E este caso, N d. A qué voltaje e la etrada correspode ua salida digital N biario. Sol. E primer lugar es ecesario traducir a decimal la salida N dada, e este caso, N Luego se despeja el térmio IN e la IN REF ecuació N, reemplazado todos los demás valores REF REF

3 coocidos. E este caso, vin 0 13, de dode se despeja que IN 10 0 e. Si ahora se matiee REF e 10 pero se usa ua cofiguració simétrica, determie la salida N para IN. Sol. El cambio a la cofiguració simétrica implica que REF REF, por tato ahora REF 10. Aplicado etoces la fórmula aterior IN REF N, se tiee que N10.4 que se recorta a N10. REF REF f. Determie la máxima catidad de muestras por segudo que el ADC puede tomar. Sol. Si el tiempo de coversió es t cov 0µ s, etoces su frecuecia de muestreo es de f Khz s tcov 0 s 0 10 s 50. Etoces, el ADC 6 µ toma muestras por segudo, que tambié se expresa como 50 ks/s (kilosamples / segudo). 3. U ADC co tecología de aproximacioes sucesivas posee 1 bits de resolució y requiere 1 pulso de reloj por cada bit de salida. El tiempo de coversió total se cueta desde el primer hasta el último pulso. Segú el fabricate, la frecuecia máxima de muestreo es de 80 KHz, pero la etrada de reloj admite pulsos de hasta 1. MHz. Al respecto: a. Calcule qué frecuecia de reloj se requiere para hacer trabajar al ADC a su máxima frecuecia de muestreo. Sol. Puesto que el ADC es de 1 bits y requiere u pulso por bit, se establece la relació etre la frecuecia de reloj f CLK (del tre de pulsos) y la frecuecia de coversió f CON (catidad de muestras por segudo, tambie llamada frec. de muestreo): fclk f CON 1 Por tato, para lograr que el ADC trabaje co ua frecuecia de muestreo f CON 80 khz, f CLK 1 80kHz 960kHz b. Calcule la frecuecia de muestreo que se obtedría al aplicar la máxima frecuecia de reloj. Es aceptable para la especificació del ADC? 3

4 Sol. La máxima frecuecia de reloj es f CLK 1. Mhz 100 khz. Segú la ecuació aterior, a esta frecuecia el ADC debiera covertir a ua f CON de 100/1 100 khz, lo que excede el máximo para f CON, que es de 80 khz; por tato f CLK 1. Mhz o es aceptable para este ADC. c. Si este ADC ampliara su resolució a 4 bits, mateiedo sus demás especificacioes, calcule el tiempo de coversió que se obtedría co ua frecuecia de reloj de 480 khz Sol. Si ahora 4 bits, la fórmula aterior queda: fclk f CON, dode f CLK 480 khz. 4 Evaluado, f CON 0 khz < 80 khz (máximo f CON ), lo que implica que o hay problema para muestrear a esta frecuecia. 4. Se dispoe de u DAC ideal co 1 bits de resolució, Está coectado e ua cofiguració co REF 6 y REF 10. Al respecto: a. Determie la salida aàloga para etrada N541 dec. Sol. E primer lugar se determia el, usado REF dode 1 bits. Por tato el 16/ Luego, la salida OUT se calcula como OUT N REF, dode reemplazado los valores del problema se obtiee que OUT b. Determie qué etrada N debe aplicarse al DAC para obteer OUT 8. Sol. La etrada N a calcular se obtiee reemplazado el voltaje de salida deseado, juto co el y el voltaje REF e la fórmula N, y se procede a despejar N. E este caso, OUT REF OUT REF N 3584 dec. c. El DAC puede etregar hasta 10 ma e su salida ates de que su voltaje caiga producto de la carga aplicada. Determie, para la máxima salida aáloga de voltaje posible, la míima impedacia resistiva requerida para que respete esta limitació. Sol. E térmios de circuito, el problema platea lo siguiete: 4

5 iout DAC R L Debe respetarse que i out o supere los 10 ma, ya que de otro modo el voltaje de salida del DAC caería respecto al esperado de acuerdo a su etrada digital N. E este caso, si out se ha fijado e 10, la resistecia de carga se calcula out 10 simplemete como RL 1Kohm. Cualquier valor iferior iout 0,01A para esta resistecia provocaría que la corriete de salida fuera mayor y por tato, dado que el DAC o puede proporcioarla, el efecto sería que el voltaje de salida caería e su valor, además de sobrecargar el circuito. d. Coecte u amplificador operacioal a la salida del DAC para solucioar este problema. Sol. El problema de la poca capacidad de carga del DAC se puede solucioar co u amplificador operacioal coectado e gaacia uitaria: DAC i out i amp R L El operacioal proporcioa ua corriete i amp mucho mayor que i out, al tiempo que su etrada () cosume uos pocos microamperes, e la mayoría de los casos. Por tato, su voltaje de salida es el mismo que el del DAC, pero co ua capacidad de carga mucho mayor. Otro beeficio de esta cofiguració es que la carga o queda coectada directamete al coversor y por tato su operació es más segura. 5

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