Tutorías con Grupos Reducidos (TGR) Sesión 2: Paralelismo a Nivel de Instrucción
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- Esperanza Godoy Gallego
- hace 6 años
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1 Tutorías con Grupos Reducidos (TGR) Sesión 2: Paralelismo a Nivel de Instrucción ESTRUCTURA DE COMPUTADORES Grupo de Arquitectura de Computadores (GAC) Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
2 Índice 1 Introducción a la segmentación de cauce 2 Dependencias y paralelismo a nivel de instrucción 3 Riesgos en la ejecución 4 Cauce segmentado en el MIPS 5 Procesamiento de saltos 6 Ejercicios Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
3 Índice 1 Introducción a la segmentación de cauce 2 Dependencias y paralelismo a nivel de instrucción 3 Riesgos en la ejecución 4 Cauce segmentado en el MIPS 5 Procesamiento de saltos 6 Ejercicios Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
4 Repaso: procesador multiciclo Procesador MIPS multiciclo visto en FC: Estado 2 Estado 0 LeerMem SelALUA = 0 Inicio selalub = 01 ALUOp = 00 IoD = 0 EscrIR EscrPC FuentePC = 00 (Op = LW ) o (Op = SW ) Estado 1 SelALUA = 0 selalub = 11 ALUOp = 00 Estado 6 Estado 8 (Op = Aritm-Lógicas) (Op = beq ) (Op = j ) Estado 9 Finalización de jump SelALUA = 1 selalub = 10 ALUOp = 00 Cálculo dirección de memoria Ejecución de la SelALUA = 1 operación selalub = 00 ALUOp = 10 SelALUA = 1 selalub = 00 ALUOp = 01 EscrPCCond FuentePC = 01 Finalización de salto condicional EscrPC FuentePC = 10 (Op = LW ) Estado 3 (Op = SW ) Estado 5 Estado 7 LeerMem IoD = 1 Acceso a memoria EscrMem I0D = 1 Acceso a memoria RegDest = 1 EscrReg Mem2Reg=0 Finalización de la operación Estado 4 Etapa de escritura EscrReg Mem2Reg = 1 RegDest = 0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
5 Segmentación de cauce Comparación entre la implementación multiciclo y la segmentada: Instrucciones lw $1,16($2) IF ID EX MEM WB addi $2,$2,4 IF ID EX MEM beq $3,$0,loop IF ID EX Instrucciones lw $1,16($2) IF ID EX MEM WB addi $2,$2,4 IF ID EX MEM WB beq $3,$0,loop IF ID EX MEM WB Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
6 Operaciones multiciclo Algunas operaciones tardan más de un ciclo de reloj en la etapa de ejecución Las instrucciones en punto flotante tienen la misma segmentación que las enteras, pero con las siguientes modificaciones: La etapa EX tiene diferente latencia dependiendo de la instrucción Existen diversas unidades funcionales para cada tipo de operación Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
7 Índice 1 Introducción a la segmentación de cauce 2 Dependencias y paralelismo a nivel de instrucción 3 Riesgos en la ejecución 4 Cauce segmentado en el MIPS 5 Procesamiento de saltos 6 Ejercicios Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
8 Definición El paralelismo a nivel de instrucción (Instruction Level Parallelism-ILP) es la capacidad de procesar instrucciones en paralelo. Viene determinado por el número de instrucciones que pueden solaparse en las etapas de un procesador. Dos instrucciones son dependientes si se deben ejecutar en orden: 1 Indican la posibilidad de un riesgo (una instrucción no se puede ejecutar en el ciclo de reloj que le correspondería) 2 Determinan el orden en el cual se deben calcular los resultados. 3 Establecen la cantidad máxima de paralelismo que se puede obtener. Hay tres tipos de dependencias: de datos o verdaderas de nombre (antidependencias y dependencias de salida) de control Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
9 Índice 1 Introducción a la segmentación de cauce 2 Dependencias y paralelismo a nivel de instrucción 3 Riesgos en la ejecución 4 Cauce segmentado en el MIPS 5 Procesamiento de saltos 6 Ejercicios Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
10 Riesgos en la ejecución El CPI ideal de un procesador segmentado es uno Sin embargo, hay situaciones, denominadas riesgos (hazards), que impiden que se ejecute la siguiente instrucción del flujo de instrucciones durante su ciclo de reloj. Tipos de riesgos Estructurales: el hardware no puede soportar la combinación de instrucciones que se quieren ejecutar en el mismo ciclo. De control: surgen del problema de determinar la instrucción correcta que se tiene que ejecutar después de un salto. De datos: surgen de la existencia de dependencias entre las instrucciones (RAW, WAW, WAR). Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
11 Índice 1 Introducción a la segmentación de cauce 2 Dependencias y paralelismo a nivel de instrucción 3 Riesgos en la ejecución 4 Cauce segmentado en el MIPS 5 Procesamiento de saltos 6 Ejercicios Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
12 Unidad de control Camino de datos segmentado con las señales de control identificadas Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
13 Anticipación Permite obtener las entradas de la ALU de cualquier registro de segmentación, no solo del ID/EX Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
14 Anticipación Permite obtener las entradas de la ALU de cualquier registro de segmentación, no solo del ID/EX Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
15 Bloqueo En algunas situaciones la anticipación no evita el riesgo RAW y se hace necesario bloquear el flujo de instrucciones en el cauce Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
16 Bloqueo En algunas situaciones la anticipación no evita el riesgo RAW y se hace necesario bloquear el flujo de instrucciones en el cauce Necesitamos parar un ciclo Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
17 Índice 1 Introducción a la segmentación de cauce 2 Dependencias y paralelismo a nivel de instrucción 3 Riesgos en la ejecución 4 Cauce segmentado en el MIPS 5 Procesamiento de saltos 6 Ejercicios Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
18 Procesamiento de saltos Los riesgos de control se originan a partir de las instrucciones de salto condicional que determinan la secuencia de instrucciones que hay que procesar tras ellas. Cuando se ejecuta un salto, éste puede cambiar o no el contador de programa (PC): salto efectivo / salto no efectivo. El método más simple para tratar con saltos consiste en purgar el cauce y repetir la búsqueda de la instrucción siguiente al salto una vez que se detecta el salto. Pueden provocar una mayor pérdida de rendimiento para un cauce MIPS que un riesgo de datos. Unos ciclos de parada en cada salto no parecen mucho, pero en la práctica puede suponer una pérdida del rendimiento de entre un 10 % y un 30 %, dependiendo de la frecuencia de saltos y de la latencia de los mismos (etapa en la que se decide el salto). Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
19 Predicción de salto Existen dos tipos de predicción de saltos: Predicción fija: la predicción no depende del comportamiento dinámico del salto, el hardware siempre realiza la misma predicción para cada salto. Predicción dinámica: depende del comportamiento del salto en tiempo de ejecución y cambiará si el salto cambia su comportamiento durante la ejecución. Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
20 Salto retardado Las instrucciones que se captan después de una instrucción de salto y antes de la modificación del PC se ejecutan en su totalidad. Se dice que estas instrucciones ocupan el hueco de retardo. El compilador debe ubicar después de la instrucción de salto: Una instrucción que no modifique la semántica del programa. Una NOP. La tarea del compilador es hacer las instrucciones sucesoras válidas y útiles. Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
21 Índice 1 Introducción a la segmentación de cauce 2 Dependencias y paralelismo a nivel de instrucción 3 Riesgos en la ejecución 4 Cauce segmentado en el MIPS 5 Procesamiento de saltos 6 Ejercicios Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
22 Ejercicio 1 Enunciado: Identifica todas las dependencias y su tipo en el siguiente código: 1 add $2, $5, $4 2 add $4, $2, $5 3 lw $4, 100($2) 4 sub $10, $4, $16 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
23 Ejercicio 1 Solución: 1 Dependencias verdaderas. 2 Antidependencias. 3 Dependencias de salida. add $2, $5, $4 add $4, $2, $5 lw $4, 100($2) sub $10, $4, $16 Dye r Ro lá n Ga rc ía Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
24 Ejercicio 1 Solución: 1 Dependencias verdaderas. 2 Antidependencias. 3 Dependencias de salida. add $2, $5, $4 add $4, $2, $5 lw $4, 100($2) sub $10, $4, $16 Dye r Ro lá n Ga rc ía Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
25 Ejercicio 1 Solución: 1 Dependencias verdaderas. 2 Antidependencias. 3 Dependencias de salida. add $2, $5, $4 add $4, $2, $5 lw $4, 100($2) sub $10, $4, $16 Dye r Ro lá n Ga rc ía Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
26 Ejercicio 2 Enunciado: El siguiente código se ejecuta en un procesador segmentado de 5 etapas con salto fijo no efectivo que se decide en la 2ª etapa: etiq: slt $t3, $a0, $a1 bne $t3, $0, salir lw $t0, 0($a0) add $t2, $t2, $t0 addi $a0, $a0, -4 j etiq salir: sw $t2, 0($a0) Dibuja el diagrama multiciclo para una iteración y calcula el CPI si $a0 inicialmente tenía el valor 0x1000FF10 y $a1 el valor 0x1000FF00. Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
27 Ejercicio 2 Solución (Primera iteración): Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
28 Ejercicio 2 Solución (Iteración de salida): Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
29 Ejercicio 2 Solución (CPI): CPI sec1 = 4 ciclos ent + (5 it 10 ciclos/it) + 6 ciclos sal = 60 (5 it 6 inst/it) + 3 inst sal 33 = 1,81 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
30 Ejercicio 3 Enunciado: Considere la siguiente secuencia de instrucciones empleada para una copia de memoria a memoria: lw $6, 100($5) sw $6, 200($5) Muestre los cambios necesarios en el camino de datos para permitir que un código como este se ejecute sin bloqueos. Incluya las ecuaciones de anticipación para cada una de las señales de control de cada multiplexor. Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
31 Ejercicio 3 Solución: EX/MEM MemWrite MEM/WB MemtoReg MEM MUX MUX MEM/WB RegisterRd EX/MEM RegisterRd Forwarding unit (MEM/WB RegisterRd == EX/MEM RegisterRd) and EX/MEM.MemWrite and MEM/WB.MemtoReg=0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
32 Ejercicio 4 Enunciado: Calcular el CPI de un camino de datos segmentado con el siguiente repertorio de instrucciones: 22 % cargas, 11 % almacenamientos, 49 % tipo R, 16 % saltos y 2 % bifurcaciones. Suponer que la mitad del tiempo la instrucción que sigue a una instrucción de carga depende del resultado de la carga. Considerar que las bifurcaciones tienen siempre 1 ciclo de reloj de retardo (CPI j =2). Suponer además que el 25 % de los saltos son efectivos. Cuántas veces es más rápida una máquina segmentada (con CPI = 1), que no retarda la segmentación, si se compara con la máquina descrita? Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
33 Ejercicio 4 Solución a): CPI = 0, 22 (0, 5 1+0, 5 2)+ 0, , , 16 (0, , 75 1)+0, 02 2 = 1,17 Solución b): R maq1 R maq2 = CPI maq2 CPI maq1 = 1,17 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
34 Ejercicio 5 (I) Enunciado: a) Supongamos un procesador segmentado de 4 etapas (IF, ID, EX/MEM y WB) con salto fijo no efectivo. En la etapa EX/MEM se realiza la ejecución de las instrucciones o el acceso a memoria y en WB se realiza la post-escritura. Además, este procesador tiene una unidad de anticipación en la etapa EX/MEM y una unidad de detección en la etapa ID. Es posible ejecutar el siguiente código sin introducir ninguna burbuja? lw $t0, 0($a0) add $t2, $t2, $t0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
35 Ejercicio 5 (y II) b) Muestra el diagrama multiciclo del siguiente código: addi $8, $0, 0 etiq: lw $2, 0($4) addi $4, $4, 4 add $9, $9, $2 addi $8, $8, 1 slti $1, $8, 2 bne $1, $0, etiq addi $9, $9, 1 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
36 Ejercicio 5 Solución (a): lw $t0, 0($a0) add $t2, $t2, $t0 IF ID EX/MEM WB IF ID EX/MEM WB $t0 García Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
37 Ejercicio 5 Solución (b): addi $8, $0, 0 etiq: lw $2, 0($4) addi $4, $4, 4 add $9, $9, $2 addi $8, $8, 1 slti $1, $8, 2 bne $1, $0, etiq addi $9, $9, 1 IF ID EX/MEM WB IF ID EX/MEM WB IF ID EX/MEM WB IF ID EX/MEM WB IF ID EX/MEM WB IF $8 ID EX/MEM WB IF ID EX/MEM WB IF Siguiente iteración Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
38 Ejercicio 6 (I) Enunciado: En un procesador segmentado MIPS con salto fijo no efectivo, en donde el salto se decide en la etapa ID y tiene una unidad de anticipación en la etapa de EX, es decir, se anticipan los datos a la ALU o unidades de punto flotante, se está ejecutando el siguiente código: Loop: addi $s2, $s2, 4 lwc1 $f1, 0($s2) mul.s $f1, $f1, $f2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $f2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
39 Ejercicio 6 (y II) Suponiendo que la latencia de la unidad de multiplicación en punto flotante es de 4, la de suma en punto flotante de 2 y ambas unidades son segmentadas, a) Dibuja el diagrama multiciclo para una iteración donde el salto fuese efectivo. b) Cómo se puede mejorar el rendimiento de la secuencia anterior reordenando el código? c) Dibuja el diagrama multiciclo para una iteración donde el salto fuese efectivo si en lugar de salto fijo no efectivo se utiliza salto retardado. d) Cómo se puede aprovechar el hueco del salto con la técnica de salto retardado en el código de este ejercicio? Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
40 Ejercicio 6 Solución (a): Loop: addi $s2, $s2, 4 lwc1 $f1, 0($s2) mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 IF ID EX MEM WB $s2 IF ID EX MEM WB $f1 IF ID EX1 EX2 EX3 EX4 MEM WB IF ID EX MEM WB IF ID IF $f1 EX1 EX2 MEM WB ID IF $f2 EX MEM WB ID EX MEM WB IF Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
41 Ejercicio 6 Solución (b): Loop: addi $s2, $s2, 4 lwc1 $f1, 0($s2) mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
42 Ejercicio 6 Solución (b): Loop: addi $s2, $s2, 4 lwc1 $f1, 0($s2) mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 Loop: lwc1 $f1, 4($s2) addi $s2, $s2, 4 mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
43 Ejercicio 6 Solución (c): Loop: addi $s2, $s2, 4 lwc1 $f1, 0($s2) mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 addi $s2, $s2, 4 IF ID EX MEM WB $s2 IF ID EX MEM WB $f1 IF ID EX1 EX2 EX3 EX4MEM WB IF ID EX MEM WB IF ID IF $f1 EX1 EX2MEM WB ID IF $f2 EX MEM WB ID EX MEM WB IF ID EX MEM WB IF ID EX MEM WB Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
44 Ejercicio 6 Solución (d): Loop: addi $s2, $s2, 4 lwc1 $f1, 0($s2) mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
45 Ejercicio 6 Solución (d): Loop: addi $s2, $s2, 4 lwc1 $f1, 0($s2) mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 swc1 $f2, 0x7000($s2) bne $s2, $s1, Loop add $s1, $s2, $t0 Loop: lwc1 $f1, 4($s2) addi $s2, $s2, 4 mul.s $f1, $f1, $s2 lwc1 $f2, 0x7000($s2) add.s $f2, $f1, $s2 bne $s2, $s1, Loop swc1 $f2, 0x7000($s2) add $s1, $s2, $t0 Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
46 Ejercicio 7 Enunciado: Identifica todas las dependencias del siguiente código: salto: addi $4, $4, 4 lwc1 $f18, 100($4) sub.s $f18, $f12, $f18 swc1 $f18, 100($4) add $3, $6, $3 beq $3, $8, salto nop Si usamos el procesador MIPS habitual pero con salto retardado: a) Cuál sería el diagrama multiciclo para una iteración? b) Reordena el código para optimizar el rendimiento. Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
47 Ejercicio 7 Solución (a): 1 Dependencias verdaderas. 2 Dependencias de salida. salto: addi $4, $4, 4 lwc1 $f18, 100($4) sub.s $f18, $f12, $f18 swc1 $f18, 100($4) add $3, $6, $3 beq $3, $8, salto nop Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
48 Ejercicio 7 Solución (a): 1 Dependencias verdaderas. 2 Dependencias de salida. salto: addi $4, $4, 4 lwc1 $f18, 100($4) sub.s $f18, $f12, $f18 swc1 $f18, 100($4) add $3, $6, $3 beq $3, $8, salto nop Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
49 Ejercicio 7 Solución (b): salto: addi $4, $4, 4 lwc1 $f18, 100($4) sub.s $f18, $f12, $f18 swc1 $f18, 100($4) add $3, $6, $3 beq $3, $8, salto nop Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
50 Ejercicio 7 Solución (b): salto: addi $4, $4, 4 lwc1 $f18, 100($4) sub.s $f18, $f12, $f18 swc1 $f18, 100($4) add $3, $6, $3 beq $3, $8, salto salto: lwc1 $f18, 104($4) add $3, $6, $3 sub.s $f18, $f12, $f18 addi $4, $4, 4 beq $3, $8, salto swc1 $f18, 100($4) nop Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
51 Ejercicio 7 Solución (c): salto: addi $4, $4, 4 IF ID EX MEM WB lwc1 $f18, 100($4) IF ID EX MEM WB sub.s $f18, $f12, $f18 swc1 $f18, 100($4) add $3, $6, $3 beq $3, $8, salto $4 $f18 IF ID EX1 EX2MEM WB $f18 IF ID EX MEM WB IF ID EX MEM WB IF ID EX MEM WB nop Dyer Rolán García (GAC) Paralelismo a nivel de instrucción Curso 2011/ / 43
Carga de la instrucción / Decodificación y carga de registros (Figura 37) Instrucciones de salto condicional (Figura 40)
Inicio Carga de la instrucción / Decodificación y carga de registros (Figura 37) de acceso a la (Figura 38) de tipo R (Figura 39) de salto condicional (Figura 40) jump (Figura 41) Figura 5.36.- Una visión
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