Implantación del Algoritmo de Filtrado Adaptable QR-RLS en FPGA

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1 MEMORIAS DEL PRIMER CONCURSO DE INVESIGACIÓN, DESARROLLO E INNOVACIÓN ECNOLÓGICA IDI Implatació del Algoritmo de Filtrado Adaptable QR-RLS e FPGA Médez-Cuaalo Aa Atígoa, Martíez-García Mauricio Alberto Resume E el presete trabajo se muestra que es posible costruir de forma secilla u filtro adaptable RLS mediate arreglo sistólico utilizado u FPGA. Iiciado co la descripció de las características del algoritmo de filtrado QR- RLS e forma de arreglo sistólico, se idetifica sus requerimietos de operacioes aritméticas e paralelo. Seguidamete, se propoe la programació esquemática para FPGA, lo cual resulta ua alterativa iteresate debido a su capacidad de realizar operacioes aritméticas y lógicas e paralelo. Se fializa co medicioes e laboratorio que cofirma el correcto fucioamieto del sistema. I. INRODUCCIÓN Los filtros digitales ecuetra iumerables aplicacioes e áreas tales como cotrol, comuicacioes y ciberética. Estos sistemas se ha implatado tradicioalmete mediate procesadores de señales o DSPs. La creciete ecesidad de sistemas de filtrado cada vez más eficietes ha llevado a los diseñadores a probar co diversas arquitecturas de hardware. E particular, los FPGA (Field-Programmable Gate Array: Arreglo de compuertas programables e campo) resulta ua alterativa iteresate, debido a su capacidad de realizar operacioes aritméticas y lógicas e paralelo. E este trabajo se muestra que es posible costruir de forma relativamete secilla u arreglo sistólico, utilizado u FPGA. Propoemos implatar el algoritmo de filtrado adaptable QR-RLS[1], así como la coveiecia de usar u FPGA e lugar de u microprocesador. E la literatura se ecuetra varias ivestigacioes sobre filtrado adaptable aplicado a diferetes casos específicos. Alguos trabajos propoe utilizar los filtros LMS y RLS[], [3],[4]. Otros autores ombra el uso de FPGA s [5][6] o [7] quiees reporta u mejor redimieto de procesamieto co FPGA s e comparació co el uso de diferetes microprocesadores, los cuales depede del área de aplicació, como por ejemplo cotrol, comuicacioes o visió. U artículo más reciete [8] describe u sistema de filtrado de señal mediate arreglos sistólicos. Este trabajo se orgaiza de la siguiete maera. E la seguda secció se describe características del filtro RLS y del algoritmo QR-RLS: arreglo sistólico, la implatació de arreglos sistólicos e FPGA, así como la idetificació de sistemas mediate arreglo sistólico RLS. E la tercera secció se describe la simulació del algoritmo programado para MÉNDEZ-CUANALO ANA ANÍGONA egresada de la Maestría e Ciecias. Área Ciberética de la Facultad de Igeiería y realizó el proyecto detro de la misma. ( El proyecto fue asesorado por el DR. MAURICIO ALBERO MARÍNEZ-GARCÍA ( FPGA, mostrado el fucioamieto del arreglo sistólico, co el fi de que los resultados obteidos sirva para evaluar el correcto fucioamieto del sistema que se implatará mediate u FPGA. De esta maera, será posible medir el desempeño total del sistema e térmios del tiempo de procesamieto y así cocluir e la cuarta secció, mostrado las vetajas del uso de los FPGA s sobre los sistemas tradicioales, al ejecutar u arreglo sistólico. II.1. ALGORIMO RLS II. ANECEDENES El algoritmo RLS parte de la solució global de problemas de estimació de parámetros por míimos cuadrados (LS - Least Squares). Este algoritmo estima los coeficietes C[] de u filtro trasversal, por cada muestra de etrada x[] se hace ua actualizació de los coeficietes e el tiempo discreto tomado e cueta las N etradas ateriores. Los coeficietes C N [] se puede actualizar mediate la recursió: C N[]= C N[-1] + K N[] e[] dode: K N [] = R N -1 [] x N [] x [] = [ x[] x[-1] x[-nh] ] es el vector de datos de etrada, y e[] = d[] C N [] x N [] es el error, siedo d[] la señal deseada, el vector de coeficietes del filtro adaptable es C N () = [C[] C[-1] C[- N+1] ], y R N [] es la matriz de autocorrelació de los datos de etrada. El vector de gaacias K N [] se cooce como gaacia de Kalma y el algoritmo QR-RLS lo puede calcular recursivamete si ecesidad de ivertir la matriz R N -1 [] e cada iteració, la cual se puede calcular recursivamete como R N [] = λ R N [-1]+ x N [] x N [] Las operacioes efectuadas por el algoritmo RLS, por dato de etrada, so 4N + 4N multiplicacioes y 3N + N-1 sumas. Alguos autores reporta que la covergecia del algoritmo RLS es del orde N iteracioes cuado la media

2 44 MEMORIAS DEL PRIMER CONCURSO DE INVESIGACIÓN, DESARROLLO E INNOVACIÓN ECNOLÓGICA IDI 01 del error de covergecia es pequeña comparada co la señal deseada d[]. U criterio de desempeño frecuetemete utilizado, es la miimizació del error cuadrático e[] multiplicado por u factor de peso expoecial λ, coocido como factor de olvido, el cual tiee u valor muy cercao a uo. Al iverso de 1- λ se le cooce como la memoria del algoritmo. II.. ALGORIMO QR-RLS: ARREGLO SISÓLICO E la Figura 1 se muestra ua estructura básica de u filtro adaptable[1], dode x[] es la etrada al filtro e el tiempo, d[] es la señal deseada, y[]=c N [] x[] es la señal de salida del filtro y e[] es la señal de error defiida por d[]- y[]. El filtro adaptable es represetado por N pesos represetados e el vector C N[]. Paso : Paso 3: p p Q d 1 p R C * R N es la matriz de autocorrelació de la etrada x[], dóde λ es el factor de olvido del algoritmo. Notado que e el paso 1 el objetivo es ecotrar ua matriz Q que poe a cero todos los elemetos de la fila iferior y hace R ua matriz triagular superior. Esto puede ser logrado por ua serie de rotacioes de Gives para poer e cero los elemetos requeridos e la matriz: R 1 x Los coeficietes de rotació de Gives cos θ y se θ ha sido represetado e alguas ecuacioes a través de éste trabajo como c y s, respectivamete. Figura 1. Estructura básica de filtro adaptable El objetivo del algoritmo QR-RLS es ecotrar el cojuto de pesos w=c N [], los cuales miimiza e d A`w *[ ] H e e e e Dóde es defiido como, co (.) H represetado al vector traspuesto cojugado. Los otros elemetos de la ecuació imediata aterior está defiidos por: e d x 0 e d x1 e, d, A, x e d xn wo[ ] w1[ ] w * [ ]... wn 1[ ] k xk k 1 x xk N 1 El algoritmo de QR-RLS puede ser ejecutado siguiedo recursivamete los pasos mostrados abajo, dode el subídice deota ua depedecia de tiempo e el istate : R Q Paso 1: 0 x R 1 II.3. IMPLANACIÓN DE ARREGLOS SISÓLICOS EN FPGA DENIFICACIÓN DE SISEMAS MEDIANE ARREGLO SISÓLICO RLS U arreglo sistólico es u cojuto de elemetos de proceso (EP's) simples e idéticos, los cuales está itercoectados úicamete etre procesadores adyacetes (comuicació local) y los cuales iteractúa etre sí. Los datos se mueve a ua velocidad costate a través del arreglo pasado de u elemeto de proceso al siguiete. Cada uo de los elemetos realiza ua fució específica de maera que el cojuto cotribuye a la culmiació del proceso. Los datos que se recibe e el sistema desde ua memoria extera, so pulsados rítmicamete a través de los procesadores. El térmio arreglo sistólico fue itroducido e las ciecias computacioales por H.. Kug e 198 [10]. U arreglo sistólico se caracteriza por las siguietes propiedades: Modularidad. Regularidad. Itercoexió local. Multiprocesamieto sicroizado. Es coocido que para el diseño de sistemas de Procesamieto Digital de Señales (DSP) se requiere de circuitos multiplicadores de alto desempeño, el diseño de estos multiplicadores se ha abordado e sistemas VLSI co diversas arquitecturas, técicas de diseño y celdas básicas particulares [11][1] Las vetajas de los sistemas diseñados co arreglos sistólicos so: el alto redimieto operacioal utilizado poca memoria, el cotrol de iformació es secillo y regular co úmero reducido de celdas simples y uiformes, la comuicació local frecuetemete a alta velocidad, así como facilidad de costrucció, de expasió y de recofiguració [13].

3 MÉNDEZ-CUANALO et al.: IMPLANACIÓN DEL ALGORIMO DE FILRADO ADAPABLE QR-RLS 45 Debido al paralelismo existete e el algoritmo QR-RLS (e su forma sistólica) es posible utilizar FPGA s para mejorar su tiempo de covergecia. Cabe aclarar que el costo computacioal, que iteresa para el presete trabajo o dismiuye, pero sí el tiempo de procesamieto por muestra, el cual utilizamos como u parámetro de desempeño. Este circuito itegrado cotiee celdas lógicas idéticas que se itercoecta por medio de ua matriz de cables y switches programables (Figura ). Las FPGA s so matrices de compuertas lógicas eléctricamete programables. Se caracteriza por altas desidades de puerta, alto redimieto, u úmero grade de etradas y salidas defiibles por el usuario, u esquema de itercoexió flexible, y u etoro de diseño similar al de matriz de puertas. Además cotiee ua matriz itera cofigurable de relojes lógicos (CLB Clock Logical Blocks) y u aillo de bloques de Etrada/Salida (IOB- I/O Blocks)[14][15]. Figura 3. Celdas básicas para el arreglo sistólico. Celda frotera (izquierda) y celda itera (derecha) Estas celdas so básicas para costruir el arreglo sistólico, se ordea de acuerdo al orde del algoritmo, por ejemplo u sistema de segudo orde utiliza dos bloques redodos (o celda frotera) y tres cuadrados (o celda itera), mietras que uo de tercer orde usa tres redodo y seis cuadrados. Etre mayor sea el orde del algoritmo más bloques será ecesarios. Idepedietemete del úmero de orde, la última fila debe teer por etrada la señal deseada d[], ya que el bloque fial realiza la operació de u multiplicador etre la señal estimada u[] y la deseada d[], geerádose la señal de salida que, para este caso es el error. El arreglo sistólico se forma por ua secció triagular y ua lieal; la primera tiee el iicio de las operacioes y la mayoría de las operacioes, mietras que la seguda so las operacioes fiales para calcular la señal de salida. Siguiedo co la estructura del arreglo sistólico, las operacioes a usar, de acuerdo a los diagramas ateriores so: Figura. Estructura itera de u FPGA. Líea clara: trayectorias de coexió posibles, líea oscura: itercoexió programable o segmeto de coexió, y cada bloque lógico tiee su etrada de reloj. 1. Bloque básico redodo o celda frotera : Las FPGA s se utiliza e cotroladores, codificadores, decodificadores y e el prototipo de circuitos VLSI y microprocesadores a medida. II.4. IDENIFICACIÓN DE SISEMAS MEDIANE ARREGLO SISÓLICO RLS La programació del algoritmo RLS colleva la programació de dos bloques fucioales (Figura 3). Los cuales se deomiara bloque o celda de frotera (redodo) y bloque o celda itera (cuadrado), los cuales iteractúa de forma que alguas de las operacioes aritméticas y lógicas puede realizarse de forma sícroa durate la ejecució del algoritmo. Iicializació: Si = 0 etoces, x 0 c 1 s 0 1 i Si u i = 0 etoces, c 1 s 0 out i x x

4 46 MEMORIAS DEL PRIMER CONCURSO DE INVESIGACIÓN, DESARROLLO E INNOVACIÓN ECNOLÓGICA IDI 01 Si o etoces, x' c x x x' ui s x' x x' ui out c i. Bloque básico cuadrado o celda itera : Figura 4. Arreglo sistólico del algoritmo QR-RLS de segudo orde. Los putos e las líeas de uió etre los bloques redodos sigifica que existe u retraso e la señal. Dicho valor, juto co la señal deseada, forma la etrada para el procedimieto de bloque redodo(), el cual actualiza los valores de c y s que so valores de etrada para el bloque cuadrado(). Iicializació: Si = 0 etoces, x 0 c 1 s 0 u out cu x su i i sx cx Para la idetificació de sistemas utilizado u arreglo sistólico RLS, que se explica e la secció., dode se estima la señal de salida y[], tomado e cueta que los coeficietes para este algoritmo se puede actualizar recursivamete, si ecesidad de estar ivirtiedo la matriz, correspodiete a la Figura 4: Para la programació de este algoritmo se defie costates como la memoria lambda (λ), orde del algoritmo, úmero de realizacioes m y úmero de muestras. Además se requiere defiir la señal de etrada u[], y la señal deseada d[]. E cada iteració el algoritmo calcula ua señal de salida, llamada tambié estimada. Para comezar co el ciclo para el cálculo de la señal estimada, comieza a partir del úmero de orde hasta el úmero de muestras a calcular, para imediatamete comezar co el siguiete ciclo que, utiliza ua señal retrasada de la deseada recorriedo cada uo de los valores de esta señal. Para cada uo de ellos se actualiza e cada iteració el valor de gamma (γ). El bloque cuadrado() tiee por etrada los valores de c y s actualizados, la señal deseada e retraso, y la señal de salida de este bloque es la actualizació de la señal estimada. Es importate señalar que, las operacioes etre bloques se realiza de maera sícroa, es decir que al mismo tiempo que se realiza operacioes e algú bloque redodo(), se puede estar realizado operacioes e algú bloque cuadrado(). Es decir el algoritmo va teiedo u ritmo sistólico, dode cada bloque realiza su fució de acuerdo co el ciclo de reloj establecido III. EXPERIMENOS REALIZADOS (PROGRAMACIÓN DE UN ARREGLO SISÓLICO) La programació de u arreglo sistólico puede realizarse e Quartus II (la herramieta provista por Altera, fabricate del FPGA utilizado). Para este trabajo se describe la programació de u arreglo de primer orde (Figura 5). La idea pricipal de programarlo e FPGA, es que las operacioes puede llevarse a cabo e forma paralela, reduciedo e forma otable el tiempo requerido por dato de etrada para el cálculo de la salida. Figura 5. Gráfica de arreglo sistólico de primer orde.

5 MÉNDEZ-CUANALO et al.: IMPLANACIÓN DEL ALGORIMO DE FILRADO ADAPABLE QR-RLS 47 Para iiciar co la programació gráfica del algoritmo se defie los datos de etrada, como lambda, señal de etrada, señal de reloj y la señal deseada. E uestra simulació, las señales etrada y salida será comparadas co las obteidas utilizado Matlab para verificar el correcto fucioamieto de uestro sistema Gráficamete, por ejemplo, el filtro adaptable IIR a programar e QuartusII será: (Figura 6) omado e cueta los valores iiciales: γ = 1, c = 1 y s = 0, se obtuviero los siguietes resultados: (abla 1) =0 =1 = =3 =4 =5 Señal u[ ] d[ ] abla 1 Resultados cuado γ = 1, c = 1 y s = 0 Después de las primeras cico iteracioes (o latidos ) del arreglo sistólico, los valores obteidos co Matlab para la señal de error (e) so: (abla ) Figura 6. Filtro adaptable de segudo orde para QuartusII, describiedo la aritmética etera. Este filtro puede ser programado para FPGA, dode cada símbolo correspode a u bloque e la programació de Quartus II. Este modelo de filtro digital tiee varias variates, de etre las cuales la más importate es el cambio de valores de etrada, es decir se maeja co aritmética de puto fijo. IV. RESUMEN DE RESULADOS (SIMULACION Y COMPARACIÓN DE DESEMPEÑO) Las pruebas de simulació comieza co la ejecució del programa e Matlab, especificado las señales de etrada y el orde deseado del algoritmo. Dicho programa geera las señales de etrada e forma aleatoria. Ua vez ejecutado, se almacea los resultados de salida. odos estos datos se covierte a su represetació de puto flotate e formato hexadecimal IEEE 754, para así defiir los datos de etrada para el programa e Quartus II, y de esta maera poder comparar los resultados obteidos por ambas implemetacioes. Haciedo referecia al código de Matlab se geeraro las señales de etrada u[ ], y la deseada d[ ] como valores aleatorios. El arreglo sistólico calcula la señal de error e[], que es d[] y[], la cual sirve de referecia para verificar el correcto fucioamieto del algoritmo e la tarjeta FPGA. Debido a los requerimietos limitados de espacio (úmero de uidades lógicas) del FPGA dispoible (DE de Altera), se decide realizar pruebas co u arreglo sistólico de primer orde. Los valores de las señales de etrada u[ ] y d[ ] fuero geeradas e forma aleatoria del programa e Matlab abla. Resultados después de 5 iteracioes. Posteriormete, para la prueba de simulació del arreglo sistólico programado e Quartus II, los valores de las señales de etrada u[ ] y d[ ] juto co el del error e[ ], se represeta e puto flotate co forma hexadecimal IEEE 754, como se muestra e la tabla siguiete: (abla 3) u[ ] d[ ] e[ ] 0 BDEECBFB BE0985F0 BDEECBFB BD9C8C9C BC71DE7 BE0985F0 BDAD3FC B137E910 BC71DE7 3C5C5F9B E BDDB573F BD37E910 3C115D BE15461 BDDB573F BCD73CAB abla 3. Señales de etrada u[ ], d[ ] y e[ ], e puto flotate co forma hexadecimal IEEE 754 Se observa que los datos de salida del programa e Quartus II, tiee ua gra similitud co respecto a los obteidos e Matlab, lo cual cofirma el correcto fucioamieto del sistema. Posteriormete, se realizaro pruebas co respecto al tiempo de procesamieto del algoritmo.

6 48 MEMORIAS DEL PRIMER CONCURSO DE INVESIGACIÓN, DESARROLLO E INNOVACIÓN ECNOLÓGICA IDI 01 eóricamete el programa e FPGA debe ser más rápido puesto que tiee la capacidad de ser programado para realizar operacioes e paralelo, adecuádose perfectamete a la forma del arreglo sistólico, mejorado el tiempo de respuesta. Ua vez programado el FPGA, se determió mediate simulacioes que el sistema requiere 54 ciclos de reloj e obteer u resultado, imediatamete de que tiee los datos de etrada dispoibles. La frecuecia máxima de reloj de la tarjeta FPGA de Altera tipo Cicloe II es de 50MHz, lo cual correspode a u periodo de reloj míimo de 00s. Etoces: 00s x 54 ciclos de reloj = 11μs Esto sigifica que cada resultado tarda 11μs e ser determiado. Lo cual correspode aproximadamete a 9,000 datos e 1 segudo. E el programa de Matlab se isertaro comados para medir tiempo de procesamieto, del cual se obtuvo u tiempo de segudos co 50 ciclos de reloj. E ua computadora co microprocesador de 1.73 GHz se obtuvo lo siguiete: 50 ciclos de reloj segudos = 14, datos e 1 segudo Comparado el úmero de datos que se obtiee e u segudo etre la tarjeta FPGA y Matlab, existe ua diferecia de: 9,000 14, = 77,778 datos e 1 segudo Esto idica que el úmero de resultados obteidos de la tarjeta FPGA por uidad de tiempo es mucho mayor al que se obtiee por Matlab, estableciedo u mejor desempeño del sistema e FPGA. De acuerdo a los resultados e uestras pruebas para el tiempo de procesamieto, se puede afirmar que u algoritmo de primer orde e ambos programas es otablemete diferete e cuato a desempeño se refiere. El programa e FPGA, tiee u mejor desempeño sobre el de Matlab debido a que las operacioes del arreglo sistólico se hace paralelamete mietras que e u microprocesador se realiza e cascada. Otra forma de comparar el desempeño es sumado los ciclos de reloj para cada uo de los bloques, tato e paralelo como e secuecia. Por ejemplo e el bloque redodo que se muestra e la Figura 7 Figura 7. Ciclos de reloj del bloque redodo utilizado para el algoritmo. Por lo tato el úmero de operacioes por bloque e: Paralelo: = 184 ciclos de reloj Secuecia: (156)+133 = 445 ciclos de reloj De dode 184/445 = 0,413 idica que la estructura sistólica etrega cada dato e el 41,3% del tiempo que requeriría la implatació e secuecia Se puede afirmar que ua de las vetajas del algoritmo e la tarjeta FPGA es el tiempo de ejecució, además el uso de recursos de la tarjeta permite que la desvetaja del algoritmo QR-RLS de ser computacioalmete complejo, se ve superada. V. CONCLUSIONES Co la programació de la tarjeta FPGA de u arreglo sistólico, se comprueba la posibilidad de combiar el alto desempeño del algoritmo RLS co la rapidez de covergecia del algoritmo LMS, logrado ua implatació eficiete de u sistema de filtrado adaptable. El algoritmo programado e Quartus II, puede ser medido e los térmios arriba mecioados, esto debido a que los datos de etrada y salida co los que fue probado so los obteidos del programa desarrollado e Matlab. Recordado lo que se plateo desde u iicio, la eficiecia de u sistema de filtrado adaptable, se mide para este trabajo, e térmios del desempeño que icluye el error cuadrático y el tiempo de covergecia, dode la covergecia es el tiempo que tarda u filtro adaptable e llegar a ua solució óptima. Lo cual fue comprobado al comparar los resultados obteidos por la programació e Matlab y e Quartus II. Si el costo computacioal se defie como el úmero de operacioes por uidad de tiempo, el arreglo sistólico programado al ejecutar operacioes e paralelo cubre e meos tiempo las operacioes ecesarias, superado los dispositivos tradicioales para ejecutar filtrado adaptable. Al obteer resultados muy similares (iguales) etre ambas herramietas de programació, es posible afirmar que esta señal de error (de salida), es el factor que idica el bue fucioamieto de la implatació del algoritmo e la tarjeta FPGA y la vetaja de este desarrollo sobre los sistemas tradicioales.

7 MÉNDEZ-CUANALO et al.: IMPLANACIÓN DEL ALGORIMO DE FILRADO ADAPABLE QR-RLS 49 Los resultados aquí obteidos, lleva a platear trabajo futuro como por ejemplo el desarrollo e leguaje VHDL o Verilog, para optimizar el tiempo de compilació del programa y elimiar la redudacia de código que se geera por la programació esquemática o programació e bloques. Aclarado que el hecho de optimizar la programació o sigifica que cambie los resultados. De las pruebas que se hiciero se deriva la posibilidad de que si el sistema se programa co aritmética etera, las operacioes se simplificaría otablemete y el tiempo de ejecució podría reducirse REFERENCIAS [1] Hayki, Simo, Adaptive Filter heory; ercera edició, Pretice Hall, [] Escobar S., Larry, Estudio comparativo y aplicacioes de algoritmos de filtrado adaptable, Igeiería Ivestigació y ecología UNAM abriljuio, año/vol. V, úmero 00, pp , 004. [3] Mario A. García Martíez, Costrucció de operadores básicos sobre campos fiitos GFm. PhD thesis, Cetro de ivestigació y de estudios del Istituto Politécico Nacioal, México, D.F., diciembre 004. [4] Carlos Espiosa, Perla; Villarroel, Proposició y simulació de u algoritmo adaptativo para sistemas de ateas iteligetes, Igeiare, Revista chilea de igeiería, 15(3): , 007. [5] Martiez, Mauricio, Efficiet Filter Bak Adaptive Filterig, Ph.D. hesis, Northeaster Uiversity, Bosto Massachusetts 00. [6] D. García-Alís-I.G. Stirlig-G.W. Rice-R.W, Stewart. Bit true adaptive equalizatio desig ad simulatio library, Departmet of Electroic ad Electrical Eg UK, 006. [7] Ruiz-Merio, Garrigos-Guerrero, Martíez Alvarez, oledo-moreo, Especificacioes y arquitectura de u prototipo de estetoscopio iteligete, echical Report PB , Uiversidad Politécica de Cartagea (Departameto de Electróica, ecología de Computadoras y Proyectos), España 006. [8] Abbes Amira Meher Kumar, Shrutisagar Chadrasekara, FPGA realizatio of FIR filters by efficiet ad flexible systolizatio usig distributed arithmetic, IEEE rasactio o sigal processig, 56(7), july 008. [9] Lev-Ari, Haoch, Notas de clase. Statistical Sigal Processig, ECE 3497, Sprig 1998, Northeaste Uiversity, Bosto, E.U.A. [10] H.. Kug, Why systolic architectures?, IEEE ras. o Comp., pp , 198. [11] Meyer-Baese, Uwe, Digital Sigal Processig with field programmable gate arrays, Spriger, USA 001. [1] Maolakis, Dimitris, Igle, Viay, ad Kogo, Stephe, Statistical ad Adaptative Sigal Processig, McGraw Hill Series i Electrical ad computer egieerig, 000. [13] Stephe Brow ad Joatha Rose, Architecture of FPGAs ad CPLDs: A utorial, IEEE Desig ad est of Computers, Vol. 13, No., pp. 4-57, [14] Albó, Jordi Caals, FPGAs 1.0. La Salle:Uiversitat Ramo Llull, Semiario especial ULSA, Mexico, As_1_0.pdf [15] ALERA, Implemetig Multipliers i FPGAs Devices, Applicatio Note 306, july 004

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