ORGANIZACION DE COMPUTADORAS UNIDAD 2 Arquitectura de Computadoras

Transcripción

1 ORGANIZACION DE COMPUTADORAS UNIDAD 2 Arquitectura de Computadoras ( ) ING. AGUILERA SERGIO OMAR 1

2 ARQUITECTURA PC - MOTHERBOARD 2

3 PCI EXPRESS X (REEMP PCI MULTIFUNCION) ARQUITECTURA PC MOTHER ACTUAL PCI EXPRESS X16 (VIDEO NUEVO) MOLEX VIDEO SLI O CROSS FIRE PANEL TRASERO (USB SERIE PARALELO WIREFIRE AUDIO VIDEO, ETC) CONECT COOLER CPU) NORTHBRIGDE 12 V SLOTs PCI (MODEMS - SONIDO CONECTOR S-ATA HDs NUEVOS Y RAID BIOS) MICROPROCESADOR (ZIP O SOCKET) RAM DDR2 PILA (CMOS-CK) ALIM ATX FUENTE CONECTOR FRONTALES (POWER LED HD - PARLANTE SOUTHBRIGE P-ATA (IDE) 40 U 80 PINS HDs VIEJOS Y CDROM CONECTOR DISQUETERA 3

4 COMPUTADORA: Intel 8088 (8bits) INTERFAZ CON LA MEMORIA CIRCUITO OPERACIONAL ES CS SS DS IP BUS DE CONTROL SISTEMA DE CONTROL DE LA UNIDAD DE EJECUCION COLA DE SECUENCIA DE BYTES DE INSTRUCCCIONES BUS INTERNO (DATOS Y DIRECCIONES) AH BH CH DH SP BP SI DI AL BL CL DL UNIDAD DE EJECUCION ALU FLAGS 4

5 COMPUTADORA: ARQUITECTURA UC {REGISTROS} ALU ROM RAM CACHE CK INTERFASE I/O UC CACHE UC DE LA UMC BUS DEL SISTEMA PERIFERICOS SISTEMA DE I/O PERIFERICOS 5

6 UNIDAD DE CONTROL CK SECUENCIADOR PC (CONTADOR DE PRG) DECODE MICROORDENES RI BUS INTERNO DEL SISTEMA 6

7 SECUENCIA DE EJECUCION DE UN PROGRAMA PROGRAMA EJECUTABLE CICLO DE BUSQUEDA CARGADOR A UMC PROGRAMA EN EJECUCIÓN DIVIDIDO EN PROCESOS, UMC EL PROCESADOR COPIA IMAGEN DEL PROCESO A LOS REGISTROS INTERNOS CICLO DE EJECUCION DEVOLUCIÓN DEL RESULTADO A UMC EJECUCIÓN DE LA IMAGEN DEL PROCESO EN LA CPU 7

8 UNIDAD ARITMETICO LOGICA ACUMULADOR RES REGISTROS FLAGS CIRCUITO OPERACIONAL OVERFLOW ZERO NEGATIVO I/O MICROORDENES REN 1 REN 2 CARRY... ESTADOS QUE VAN AL BUS DE CONTROL BUS INTERNO DEL SISTEMA 8

9 BUS DE DIRECCIONES UNIDAD MEMORIA CENTRAL BUS DE DATOS DIRECCIÓN N DIRECCIONES (FILAS) PALABRA DE N-BITS ALMACENADA EN ESA DIRECCION SISTEMA OPERATIVO DIRECCIÓN 0 DMS ESTRUCTURA REGISTRO DE UMC DmS 9

10 UNIDAD MEMORIA CENTRAL RDM UMC RDM BUS DE DIRECCIONES DIR 1 DATO 1 DIR 2 DATO 2 BUS DE DATOS R W DIR N DATO N 10

11 JERARQUIA DE MEMORIA Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: Figura La jerarquía de la memoria. 11

12 MEMORIA: DESCENSO POR LA JERARQUIA DISMINUCION DEL COSTO POR BIT. AUMENTO DE LA CAPACIDAD. AUMENTO DEL TIEMPO DE ACCESO. DISMINUCION DE LA FRECUENCIA DE ACCESO A LA MEMORIA POR PARTE DEL PROCESADOR: CERCANIA DE REFERENCIAS. 12

13 MEMORIA CACHE Es una parte de la memoria principal que se puede utilizar como buffer para guardar temporalmente los datos transferidos con el disco. Memoria temporal Transferencia de palabras Transferencia de bloques CPU Cache Memoria principal Figura Cache y memoria principal. Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN:

14 MEMORIA CACHE Número de entrada Etiqueta Bloque Dirección de memoria Bloque (K palabras) Longitud de bloque (K palabras) (a) Cache Bloque Figura Estructura de cache/memoria principal. Longitud de palabra (b) Memoria principal Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN:

15 BUSES DEL SISTEMA CPU UMC CLOCK BUS DEL SISTEMA (DATOS + CONTROL) SCSI RS-232 // IDE VIDE O KEYB DMA GAME PORT LAN FAX MODEM CDROM LPT nn TRC KEYB JOYSTICK MODEM TTY HDs XX NIC 15

16 BUSES:DISPOSICION EN PC TRADICIONAL PROCESADOR BUS DEL PROCESADOR (ALTA VELOCIDAD) CACHE EXTERNA I/O INTEGRADA BUS DE E/S (BAJA VELOCIDAD) CHIPS CONTROL DE BUS BUS DE E/S (BAJA VELOCIDAD) I/O RANURADA BUS DE MEMORIA (BAJA VELOCIDAD) RAM Mueller, Scott. Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN:

17 BUSES: LOS MÁS IMPORTANTES BUS CARACTERISTICAS PROCESADOR AGP (PUERTO ACELERADOR DE GRAFICOS) LLAMADO FSB (BUS FRONTAL) TRANSFIERE INFO ENTRE CACHE Y LA UMC. VELOC. DE 66, 100, 133, 200MHZ. 64 BITS 32 BITS VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X). ANCHO DE BANDA; 1.066MB/S CONECTADO AL CONTROLADOR DE MEMORIA PCI (INTERFAZ CON PERIFERICOS) ISA 32 BITS Y 33MHZ DE VELOC. VERSION OPCIONAL DE 64 BITS Y 66MHZ. CONECTADO AL CONTROLADOR DE MEMORIA. CINCO RANURAS DE 32 BITS EN MOTHERS. CONECTA SCSI, NICs, VIDEO, IDE Y USB 8 MHZ, 16 BITS. PARA PERIF. LENTOS 17 ING. AGUILERA SERGIO OMAR

18 BUSES: NORMALIZACION NORMA PALABRA (BITS) VELOC. (MHZ) ANCHO DE BANDA (MB/S) XT ISA EISA (NO USADOS) VLB (NO USADOS) PCI PCI-2X PCI 64 BITS PCI 2X 64 BITS AGP AGP-2X AGP-4X Mueller, Scott. Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN:

19 CICLO DE UNA INSTRUCCION SECUENCIADOR PC (CONTADOR DE PRG) RES ACUMULADOR ALU REGISTROS FLAGS CK DECODE CIRCUITO OPERACIONAL OVERFLOW ZERO UC MICROORDENES RI MICROORDENES REN 1 REN 2 NEGATIVO I/O CARRY... ESTADOS QUE VAN AL BUS DE CONTROL BUS INTERNO DEL SISTEMA BUS DE DIRECCIONES RDM UMC DIR 1 DATO 1 DIR 2 DATO 2 RDM BUS DE DATOS R W DIR N DATO N 19

20 BIBLIOGRAFIA DE REFERENCIA Estructuras y Diseño de Computadoras (La Interfaz hardware/software). David. Patterson y John Hennessy. 4ta Edición. Ed. Reverte. Barcelona, Organización y Arquitectura de Computadores. Willams Stallings. Prentice-Hall ed. Organización y Arquitectura de Computadoras. Jaime Martinez Garza, Jorege Agustín Olvera Rodríguez. Prentice-Hall. 1era Edición Manual de Actualización y reparación de PCs, 12 edición. Scott Mueller. Que, Prentice Hall, Organización de Computadores, un enfoque estructurado, 7 edición. Andrew Tanenbaun. Prentice Hall, ESTRUCTURA INTERNA DE LA PC. Gastón C. Hillar. Ed. Hasa. 4ta. Edición. Bs.As.Feb ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Willams Stallings. Prentice- Hall CIENCIAS DE LA COMPUTACION. Brookshear. Addison Wesley. REDES DE ORDENADORES. Andrew Tannenbaum. Prentice Hall. 20

21 FIN DEL UNIDAD 2 ARQUITECTURA COMPUTADOR 21