Arquitecturas de DSP TMS320F28xxx

Transcripción

1 ... 7 de febrero de 2017 Universidad Nacional Autónoma de México

2 Indice Kernel de un DSP 1 Kernel de un DSP Unidad central de proceso

3 Indice Kernel de un DSP 1 Kernel de un DSP Unidad central de proceso 2 Unidad central de proceso

4 Indice Kernel de un DSP 1 Kernel de un DSP Unidad central de proceso 2 Unidad central de proceso 3 Principales Directo Modo directo

5 Indice Kernel de un DSP 1 Kernel de un DSP Unidad central de proceso 2 Unidad central de proceso 3 Principales Directo Modo directo 4 Unidad ARAU Direccionamiento por Pila Modo indirecto Direccionamiento circular

6 Indice Kernel de un DSP 1 Kernel de un DSP Unidad central de proceso 2 Unidad central de proceso 3 Principales Directo Modo directo 4 Unidad ARAU Direccionamiento por Pila Modo indirecto Direccionamiento circular 5

7 Indice Kernel de un DSP 1 Kernel de un DSP Unidad central de proceso 2 Unidad central de proceso 3 Principales Directo Modo directo 4 Unidad ARAU Direccionamiento por Pila Modo indirecto Direccionamiento circular 5 6

8 Sistema embebido Kernel de un DSP HOST M O N I TO R Motores PWM1 Interfaz GPIO JTAG. PWM2 Interfaz S 11 E N S O R E S. A D C C P U Timers Mem. RAM FLASH D M A QEP S P I PWM3 Interfaz Capturadores EVA EVB Otro Dispositivo GPIO S C I Otro Dispositivo McBSP1 Otro Dispositivo Teclado McBSP2 Otro Dispositivo Puertos Paralelos Bus CAN Bus I2C Dispositivo I2C Dispositivo I2C Dispositivo I2C

9 Características de DSP TMS320F28xxx Arquitectura tipo Harvard modificada de 16b Ejecuta instrucciones de 32b en punto entero, para mejorar la precisión numérica Ejecuta instrucciones de 16b en punto entero, para mejorar la eficiencia en el código Unidad aritmética lógica (ALU) de 32b Unidad aritmética de registros auxiliares (ARAU): Genera direcciones de memoria dato Operaciones de la ALU Registro de corrimiento, hacia la derecha o izquierda 16b

10 Características de DSP TMS320F28xxx Ejecuta multiplicaciones de 32 x 32b con resultado de 64b Operación multiplicación acumulación (MAC) de 32 x 32b en un ciclo de reloj Dos operaciones MAC de 16 x 16b (DMAC) en un ciclo de reloj Emulación de su funcionamiento en tiempo real Protección de código En un ciclo de instrucción puede ejecutar instrucciones que leen, modifican y escriben en memoria Respuesta de interrupciones rápida con salvado automático del contexto Sincronía de eventos con latencia mínima

11 Comparación de algunos DSP F28xxx CLK (Mhz) RAM (Kw) FLASH (Kw) PWM HRPWM QEP EV Timers I2C SCI UART SPI CAN GPIO McBSP DMA Canales ADC

12 Características avanzadas TMS320F2833x Módulo McBSP (multichannel buffered serial port): puerto serie síncrono multicanal con características principales: - Hasta 128 canales - Comunicación full-duplex - Relojes y tramas independientes para transmisión y recepción - Dos registros FIFOs de 32 bits y 16 niveles. Seis canales de acceso directo a memoria (DMA). Unidad aceleradora de punto flotante a 32 bits. Unidad de punto flotante (FPU) con precisión simple IEEE-754. Unidad de trigonométrica de punto flotante (TMU) Unidad de matemáticas complejas y el algoritmo Viterbi (VCU).

13 Arquitectura General TMS320F28xxx Familias: F2808, F2812, F28027, F28069, F28335 Bus de Programa Manejador de Eventos A A(18..0) 22 Memoria FLASH Memoria RAM Memoria ROM (boot) Manejador de Eventos B Convertidor ADC, 12 bits 32 Watchdog D(15..0) Registros Auxiliares de 32 bits Multiplicador de 32 x 32 A L U Unidad PIE Tres Timers McBSP CAN S C I A S C I B JTAG en Tiempo Real C P U Bus de Datos S P I G P I O

14 Arquitectura General TMS320F28377s

15 Tarjeta de desarrollo: Delfino TMS320F377s

16 Diagrama de pines DSK TMS320F28377s

17 Arquitectura general de un DSP

18 Cuatro niveles de pipeline

19 Seis niveles de pipeline

20 Ocho niveles de pipeline CICLO DE MAQUINA EN UNA ARQUITECTURA SECUENCIAL T T T T T T T T T T T T CLK F1 F2 D1 D2 R1 R2 X W F1 F2 D1 D2 I1 I 2 UNIDADES F1 F2 D1 D2 R1 R2 X W CICLO DE MAQUINA DE LA ARQUITECTURA PIPELINE DEL C28x I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I1 I2 I3 I4 I5 I6 I7 I8 I9 I1 I2 I3 I4 I5 I6 I7 I8 I1 I2 I3 I4 I5 I6 I7 I1 I2 I3 I4 I5 I6 I1 I2 I3 I4 I5

21 Pipeline de 8 niveles Kernel de un DSP F1: Dirección de instrucción de 22b en PAB F2: Contenido de instrucción de 32b en PRDB D1: Decodificación de instrucción de 16b o 32b D2: Resuelve la dirección del operando R1: Dirección del operando R2: Toma el operando X: Ejecuta la instrucción W: Almacena el contenido en memoria

22 Kernel de un DSP y(n) = N 1 i=0 h i x(n i) (1)

23 Kernel de un DSP y(n) = N 1 i=0 h i x(n i) (1) UNIDAD DE INTERFAZ CONTROL A PERIFERICOS UNIDAD DE DIRECCIONA MIENTO ho h1 h2 h3.. x(n) x(n 1) x(n 2) x(n 3).. BUS DE DIRECCIONES hi MULTIPLICADOR x(n i).. hn 1.. x(n N 1) SUMADOR + BUS DE DATOS

24 Partes a estudiar Kernel de un DSP Registros Memoria y modos de direccionamiento Unidad central de proceso Unidad de control

25 PC Decod. Bus de direcciones de Programa (22b) Bus de lectura de Datos de Programa (32b) Bus de direcciones de Datos (32b) Bus de lectura de Datos (32b) Programa 4M x 16b Datos 4G x 16b M E M O R I A A R A U XAR0... XAR7 SP x MULT. 32 x 32 T P A L U ACC Emulacion en Tiempo Real JTAG Perifericos Bus de Registros y Resultados Bus de Escritura de Datos y Programa (32b) Bus de direcciones de Escritura (32b) Interfaces Externas

26 Unidad central de proceso Bus de programa Bus de datos SH(i) R / L(0..16) XT(32) o T / TL MULTIPLICADOR 32 x 32b Dual 16 x 16b P(32) o PH / PL 16/32 M U X 8/16 32 SH(m) R / L(0..6) 32 MUX SXM OVM TC OVC/OVCU A L U (32b) 32 C Z V N 32 A C C (32b) AH(16) AL(16) AH AH AL AL MSB LSB MSB LSB 32 SH(o) R / L(0..16) Bus de datos 32

27 Registros Kernel de un DSP ACC Acumulador de 32b AH Parte alta del ACC, 16b AL Parte baja del ACC, 16b XAR0 Registro auxiliar 0, 32b XAR1 Registro auxiliar 1, 32b XAR2 Registro auxiliar 2, 32b XAR3 Registro auxiliar 3, 32b XAR4 Registro auxiliar 4, 32b XAR5 Registro auxiliar 5, 32b XAR6 Registro auxiliar 6, 32b XAR7 Registro auxiliar 7, 32b AR0 Parte baja de XAR0, 16b AR1 Parte baja de XAR1, 16b AR2 Parte baja de XAR2, 16b AR3 Parte baja de XAR3, 16b AR4 Parte baja de XAR4, 16b AR5 Parte baja de XAR5, 16b AR6 Parte baja de XAR6, 16b AR7 Parte baja de XAR7, 16b

28 Registros Kernel de un DSP DP Apuntador de página, 16 b IFR Banderas de interrupción, 16b IER Habilitador de interrupciones, 16b DBGIER Habilitador de depuración de interrupciones, 16b P Registro producto, 32b PH Parte alta de P, 16b PL Parte baja de P, 16b PC Contador de programa, 22b RPC Retorno del contador de programa 22b SP Apuntador de pila, 16b ST0 Registro de estado 0, 16b ST1 Registro de estado 1, 16b XT Registro multiplicando, 32b T Parte alta de XT, 16b TL Parte baja de XT, 16b

29 Principales modos de direccionamiento Inmediato Directo: Paginado Por Stack Indirecto Acarreo inverso Buffer circular

30 Modo directo Kernel de un DSP MEMORIA DE DATOS MOVW DP, #PAG_X PAG_n. DIR_22b DP 16b OFFSET 6b BUS DE DIRECCIONES BUS DE DATOS MOV ADD AL PAGINA DE DATOS O F F S E T X Y W T PAG_n+1. PAG_X.

31 y unidad ARAU Bus de datos Bus de Programa 16 6 XAR0 XAR1 XAR2 XAR3 XAR4 XAR5 XAR6 XAR7 A R A U 32 Indirecto DP (16) 6 LSb Directo 22 MUX Memoria de Datos SP + [ 6 b] 22 Por la pila M U X

32 Direccionamiento por Pila Operando Descripción * -SP[6b] Dir. dato = SP(16b) - Offset (cte. de 6b) * SP++ si loc16 SP = SP + 1 si loc32 SP = SP + 2 * SP si loc16 SP = SP - 1 si loc32 SP = SP - 2

33 Modo de direccionamiento indirecto MEMORIA DE DATOS MOVL XAR1, #X MOVL XAR2, #Y MOVL XAR3, #W *XARi0 XAR0 XAR1 XAR2 XAR3 XAR4 XAR5 XAR6 XAR7 Dir_dato 32b dir_x *XARi *XARi++ BUS DE DATOS A R A U *XARi 0++ MOVL ACC, *XAR10++ ADD ACC, *XAR2++ MOVL *XAR3, ACC

34 Direccionamiento circular MEMORIA BUFFER CIRCULAR XAR6(7..0) *XAR6% XAR1(7.. 0) *XAR6% *XAR6%

35 Algoritmo de direccionamiento circular

36 Kernel de un DSP La lógica del generador de direcciones en memoria programa Registros de control y estado ST0 y ST1 El contador de programa (PC) El apuntador de pila (SP) La señal de reset externo Las interrupciones El contador de repetición (RPTC) Iinstrucciones que cambian el flujo del programa

37 Operación de la pila Kernel de un DSP La pila crece de la parte baja de la memoria a la parte alta. El SP siempre apunta la próxima localidad vacía en la pila. En el reset el SP es inicializado con la dirección h. Cuando se salva algún valor de 32b en la pila, la palabra menos significativa se salva primero y en la siguiente localidad la palabra más significativa (formato little endian). Cuando ocurre un sobreflujo del SP, con una dirección más allá de FFFFh o 0000h, el SP opera en forma circular.

38 Kernel de un DSP Entradas y salidas (I/O) digitales de propósito general (GPIO). Temporizadores del CPU de 32b. Dos módulos manejadores de eventos (EVA y EVB). Un módulo de conversión análogo - digital (ADC). Módulo de interfaz de comunicación serial (SCI-A, SCI-B). Módulo de interfaz de puerto serial (SPI). Controlador de red de área (ecan) mejorado. Módulo I2C. Módulo de puerto serial multicanal con buffer (McBSP). Transferencia por DMA