Programación Automática de FPGAs desde lenguajes de alto nivel para aplicaciones multimedias

Transcripción

1 Programación Automática de FPGAs desde lenguajes de alto nivel para aplicaciones multimedias Depto. de Ingeniería y Ciencia de los Computadores. Grupo de Arquitectura Avanzada de Computadores y Computación Reconfigurable Germán León leon@icc.uji.es 26 de febrero de

2 Introducción Sistemas actuales: Forge,Lava,Handel C... Declaración de tipos de datos previa. Uso limitado de tipo de datos escalares (enteros y coma fija). Estos tipos de datos en general no se adaptan de forma eficiente a la implementación en la arquitectura reconfigurable (AR). Sistema propuesto: Inferencia de tipos (asignación y propagación de tipos de datos ). Tratamiento simbólico. Compilación sobre arquitecturas heterogéneas. 2

3 Introducción Sistemas actuales: Forge,Lava,Handel C... Declaración de tipos de datos previa. Uso limitado de tipo de datos escalares (enteros y coma fija). Estos tipos de datos en general no se adaptan de forma eficiente a la implementación en la arquitectura reconfigurable (AR). Sistema propuesto: Inferencia de tipos (asignación y propagación de tipos de datos ). Tratamiento simbólico. Compilación sobre arquitecturas heterogéneas. 2

4 Introducción (II) Sistema de desarrollo [Lagadec2000] Meta-herramientas para el rutado de circuito. Síntesis de circuitos combinacionales basados en expresiones. Aplicaciones Multimedia: Grano fino y muy dependiente del flujo de datos. Alto Paralelismo. Buscar formas para expresar las operaciones SIMD y adaptarlas a los recursos de la FPGA. 3

5 Introducción (II) Sistema de desarrollo [Lagadec2000] Meta-herramientas para el rutado de circuito. Síntesis de circuitos combinacionales basados en expresiones. Aplicaciones Multimedia: Grano fino y muy dependiente del flujo de datos. Alto Paralelismo. Buscar formas para expresar las operaciones SIMD y adaptarlas a los recursos de la FPGA. 3

6 Introducción (II) Sistema de desarrollo [Lagadec2000] Meta-herramientas para el rutado de circuito. Síntesis de circuitos combinacionales basados en expresiones. Aplicaciones Multimedia: Grano fino y muy dependiente del flujo de datos. Alto Paralelismo. Buscar formas para expresar las operaciones SIMD y adaptarlas a los recursos de la FPGA. 3

7 Implementación en AR RA de grano fijo : registros, interconexiones y LUTs.. 4

8 Implementación en AR RA de grano fijo : registros, interconexiones y LUTs. x y t. [3*B] [2*B] [4*B] Ejemplo: 3x + 4(y + 2t) 4

9 Implementación en AR RA de grano fijo : registros, interconexiones y LUTs. x y t Cada operador se transforma en una LUT. [3*B] [2*B] [4*B] Ejemplo: 3x + 4(y + 2t) 4

10 Implementación en AR RA de grano fijo : registros, interconexiones y LUTs. x y t Cada operador se transforma en una LUT. [3*B] [2*B] Se obtiene la interconexión de operadores según las dependencias de datos [4*B] Ejemplo: 3x + 4(y + 2t) 4

11 Implementación en AR RA de grano fijo : registros, interconexiones y LUTs. x y t [0..3] [0..3] [0..3] Cada operador se transforma en una LUT. [3*B] [2*B] Se obtiene la interconexión de operadores según las dependencias de datos [0,3,6,9] [0..9] [0,2,4,6] Asignación y propagación de tipos de datos. [4*B] [0,4,8..36] Ejemplo: 3x + 4(y + 2t) 4

12 Modelo de ejecución Código Smalltalk Red de LUTs 5

13 Modelo de ejecución Código Smalltalk Compilación compilar GFD Red de LUTs Esquema Algorítmico Grafo de Flujo de Datos(GFD). Análisis de realimentaciones para estructuras iterativas. 5

14 Modelo de ejecución Código Smalltalk compilar GFD calcular Red de LUTs Compilación Esquema Algorítmico Grafo de Flujo de Datos(GFD). Análisis de realimentaciones para estructuras iterativas. Cálculo de LUTs Se evalúa para cada operador su conjunto de entrada y se calcula el conjunto de salida. Independencia del tipo de datos de cada operando. Permite buscar una codificación óptima. 5

15 Compilación y Síntesis lógica Obtención del GFD. Asignación y propagación de tipos de datos. Optimización del Grafo. Obtención de la Red de LUTs, interconexión y registros. Transformación a un netlist (p.e. Bliff, VHDL) Simplificación de LUT: Utilizando el SIS en un Cluster. Integracción en VHDL: Especificación de multiplexores y registros, Traducción de las LUT simplificadas. 6

16 Método para síntesis de una AR paralela nuevo:=0. (1 to: 2) collect:[:i nuevo:=nuevo+((a at:i)*(b at:i))] A[1] B[1] A[2] B[2] [0+B A*B] A*B nuevo 7

17 Método para síntesis de una AR secuencial A[i] B[i] nuevo:=0. (1 to: 20) do:[:i nuevo:=nuevo+((a at:i)*(b at:i))] A*B Especifica un circuito secuencial síncrono Cada ciclo de reloj se deben introducir nuevos datos 'nuevo' nuevo 8

18 Método para síntesis de una AR secuencial A[i] B[i] enable 0 nuevo:=0. (1 to: 20) do:[:i nuevo:=nuevo+((a at:i)*(b at:i))] A*B A counter: B #Count Especifica un circuito secuencial síncrono choose: A Cada ciclo de reloj se deben introducir nuevos datos A Mux:(B,C) 'nuevo' nuevo 8

19 Trabajo en desarrollo Evaluar codificaciones internas entre las interconexiones intermedias. Análisis de resultado en algoritmos con operación y tipos no convecionales (p.e. Campos de Galois). Implementar mensajes que determinen el desenrollado de un bucle dependiendo de los recursos asociado a una RA específica. Incluir optimizaciones en el cálculo de la LUT. Incluir lógica difusa en la inferencia de tipos. 9