Sistemas Electrónicos Digitales. PRACTICA nº 3

Transcripción

1 PRACTICA nº 3 Diseño top-down estructural y síntesis de un procesador dedicado elemental para resolver el cálculo del máximo común divisor (MCD) de dos números sin signo Objetivos: Análisis, diseño y síntesis sobre una FPGA de un pequeño procesador hardware dedicado a calcular el máximo común divisor de dos números sin signo. Síntesis separada de la Unidad de Control y la Ruta de Datos, y descripción global de tipo estructural en dos niveles. Síntesis de tipo estructural con tres niveles de jerarquía. Herramientas CAD:Quartus II. Instrumentación: -. Material fungible o de laboratorio: -. Se desea diseñar un microprocesador dedicado elemental para resolver el cálculo del máximo común divisor (MCD) de dos números sin signo X e Y. El algoritmo de cómputo recursivo a utilizar es el indicado a continuación en forma de pseudocódigo en la figura 1:!"#$%&'(&)& &&&&*+!,-&.'&/&)0& &&&&1&&& &&&&&&&!2&.&'&3&)&0&%+-"& &&&&&&&&&'&45&'&6&)7& &&&&&&&-,8-& &&&&&&&&&)&45&)&6&'7& &&&&&&&-"9&!27& &&&:& ;$%#$%&'& Figura 1 Parte 1:Diseño de La Ruta de Datos (RD) capaz de realizar los cálculos implicados en el algoritmo y de la Unidad de Control (UC) capaz de guiar la operación de dicha Ruta de Datos, mediante las señales de control adecuadas, para que esta siga los pasos indicados por el algoritmo hasta la obtención del MCD. a) Comprobar que el algoritmo representado por el pseudo-código es capaz de obtener efectivamente el máximo común divisor de X e Y. 1 de 6

2 Las operaciones implicadas en el algoritmo de la figura 1 son: comparación de los números X e Y, resta, intercambio de minuendo y sustraendo, y reasignación de valores a X e Y. Por lo tanto la Ruta de Datos debe contar con un Comparador, un Restador, dos Multiplexores (múltiples) de dos entradas para seleccionar las entradas del Restador, dos Registros para almacenar los valores reasignados de X e Y, y otros dos Multiplexores (múltiples) de dos entradas para seleccionar los datos a almacenar en dichos Registros: los de entrada -X e Y originales- o los reasignados a lo largo del procedimiento. Una representación esquemática con los dos bloques UC y RD del sistema completo se muestra en la figura 2. Se detallan los componentes de la Ruta de Datos y sus interconexiones. La Ruta de Datos tiene como entradas externas X e Y y como salida hacia el exterior GCD_out, valor del MCD de X e Y. Además recibe como entradas las señales de control procedentes de la Unidad de Control y envía las salidas X_eq_Y y X_gt_Y hacia ella. Todas estas señales se detallan seguidamente. Figura 2 La UC toma decisiones en función de la entrada externa RESET y las entradas X_eq_Y y X_gt_Y que provienen de la RD y representan el resultado de la comparación de X e Y (X igual a Y o X mayor que Y, respectivamente). En función de dichas entradas genera las salidas de control para la RD: reset, que inicializa los registros REG_X y REG_Y; load_x y Load_Y, que habilitan la carga en los citados registros; mux_x y s_mux_y, que seleccionan el dato a almacenar en dichos registros 2 de 6

3 (podrían ser la misma señal, ya que se utilizan señales independientes para la habilitación de los registros); sel_xy, que seleccionan la operación a realizar, X-Y o Y-X; y en_out que habilita la salida del procesador una vez finalizado el cálculo del MCD. Además, genera la salida DONE hacia el exterior, indicativa de que se ha realizado la operación de cálculo. El conjunto de instrucciones a realizar por el procesador y las consiguientes palabras de control a generar por la UC se recogen en la figura 3. Figura 3 En este apartado se trata de obtener una implementación estructural basada en el esquema de la figura 2. RESET A sel_in_xy, ld_x, ld_y CARGA_XY B RETEN_XY X = Y T E en_out F SALIDA_X T X > Y F C sel_xy,! ld_x D CARGA EN X! VALOR DE X-Y ld_y CARGA EN Y! VALOR DE Y-X Figura 4 b)utilizando VHDL, mostrar una descripción como Tabla de Estados de la Unidad de Control. La descripción debe ser tal que Quartus II identifique la Máquina de Estados en la misma. 3 de 6

4 Mediante Quartus II, sintetizar la UC seleccionando para la compilación una Asignación de Estados One Hot. Repetir la síntesis seleccionando una asignación de estados con el menor número posible de variables de estado. Para la compilación y síntesis, seleccionar el chip FPGA Cyclone II EP2C35F672C6 (Assignments -> Settings: Settings fsm_control -> Device: Family Cyclone II: Target Device Specific Device selected in Available devices list. Show in Available devices list Fastest. Available devices EP2C35F672C6). En la figura 4 se representa el Diagrama ASM de la UC, según el comportamiento especificado en el algoritmo de cálculo del MCD y las instrucciones requeridas. Una descripción VHDL conforme a este ASM se muestra en la figura 5. library ieee; use ieee.std_logic_1164.all; entity fsm_control is port( reset, clk :in std_logic; sel_in_xy : out std_logic; ld_x, ld_y : out std_logic; X_eq_Y, X_gt_Y : in std_logic; sel_xy: out std_logic; en_out : out std_logic; done : out std_logic ); end fsm_control; architecture tabla_estados of fsm_control is type estado is (a, b, c, d, e); signal est_presente, prox_est : estado; process (est_presente, X_eq_Y, X_gt_Y) if (X_eq_Y = 0 and X_gt_Y = 0 ) then case est_presente is when a => prox_est <= b; sel_in_xy <= 1 ; ld_x <= 1 ; ld_y <= 1 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when b => prox_est <= d; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 0 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when c => prox_est <= b; sel_in_xy <= 0 ; ld_x <= 1 ; ld_y <= 0 ; sel_xy <= 1 ; en_out <= 0 ; done <= 0 ; when d => prox_est <= b; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 1 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when others => prox_est <= e; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 0 ; sel_xy <= 0 ; en_out <= 1 ; done <= 1 ; end case; elsif (X_eq_Y = 0 and X_gt_Y = 1 ) then case est_presente is when a => prox_est <= b; sel_in_xy <= 1 ; ld_x <= 1 ; ld_y <= 1 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when b => prox_est <= c; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 0 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when c => proxi_est <= b; sel_in_xy <= 0 ; ld_x <= 1 ; ld_y <= 0 ; sel_xy <= 1 ; en_out <= 0 ; done <= 0 ; when d => prox_est <= b; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 1 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when others => prox_est <= e; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 0 ; sel_xy <= 0 ; en_out <= 1 ; done <= 1 ; end case; else (X_eq_Y = 1 and X_gt_Y = 0 ) or (X_eq_Y = 1 and X_gt_Y = 0 ) then case est_presente is when a => prox_est <= b; sel_in_xy <= 1 ; ld_x <= 1 ; ld_y <= 1 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when b => prox_est <= e; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 0 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when c => prox_est <= b; sel_in_xy <= 0 ; ld_x <= 1 ; ld_y <= 0 ; sel_xy <= 1 ; en_out <= 0 ; done <= 0 ; when d => prox_est <= b; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 1 ; sel_xy <= 0 ; en_out <= 0 ; done <= 0 ; when others => prox_est <= e; sel_in_xy <= 0 ; ld_x <= 0 ; ld_y <= 0 ; sel_xy <= 0 ; en_out <= 1 ; done <= 1 ; end case; end if; end process; process (clk, reset) if (reset = 0 ) then est_presente <= a; elsif (clk event and clk = 1 ) then est_presente <= prox_est; end if; end process; end tabla_estados; Figura 5 4 de 6

5 Para la asignación de estados One Hot en Quartus II seleccionar: Assignments -> Settings -> Analysis and Synthesis Settings -> State Machine Processing: Auto (One Hot) Para la asignación de estados con el mínimo número de variables de estado en Quartus II seleccionar: Assignments -> Settings -> Analysis and Synthesis Settings -> State Machine Processing: Minimal Bits c) Comprobar que la máquina de estados es reconocida como tal por Quartus II y comprobar que la máquina reconocida se corresponde con la descripción de la figura 4. Comprobar las asignaciones de estados realizadas en cada uno de los casos del apartado anterior. Mediante Quartus II editar un fichero de Formas de Onda para simulación y verificar el correcto funcionamiento de la UC sintetizada. Para comprobar el reconocimiento de la FSM y la Asignación de Estados realizada, seleccionar: Compilation Report -> Analysis and Synthesis -> State Machines -> State Machine Ver también: Tools -> Netlist Viewers -> RTL Viewers Para visualizar el Diagrama de Estados de la máquina, la Tabla de Estados y las condiciones para la transición entre estados, seleccionar: Tools -> Netlist Viewers -> State Machine Viewers Parte 2:Realización del procesador completo con una jerarquía de dos niveles. a) Utilizando VHDL, realizar una descripción de tipo RT para cada uno de los módulos de la Ruta de Datos (figura 2). Construir un package con la declaración de todos los componentes. b) Construir la entidad principal interconectando todos los módulos diseñados, como indica la figura 6. use library ieee; use ieee.std_logic_1164.all; use work.paquete_gcd.all; paquete en el que se contiene la declaración y descripción de los componentes de la Ruta de Datos y de la U. De Control entity GCD is generic ( width := 16); port ( reset : in std_logic; clk : in std_logic; X, Y : in std_logic_vector (width-1 downto 0); done : out std_logic; gcd_out : out std_logic_vector (width-1 downto 0)); end GCD; architecture struct of GCD is signal aquí todas las señales internas al microprocesador (salidas de la U. de Control y de todos los componentes de la ruta de datos) M0 : fsm_control (reset, clk, X, Y, sel_in_xy, ld_x, ld_y, sel_xy, X_eq_Y, X_gt_Y, en_out, done); R1 : reg_x ( aquí todos los componentes de la Ruta de Datos end struct; Figura 6 5 de 6

6 c) Construir un fichero de formas de onda y verificar el correcto funcionamiento del procesador elemental diseñado mediante simulación con Quartus II. Parte 3:Realización del procesador completo con una jerarquía de tres niveles. a) Repetir la Parte 2 de la Práctica, utilizando 3 niveles en la jerarquía (un nivel más en la Ruta de Datos). Construir la entidad principal interconectando los módulos de Control y Ruta de Datos. Describir el módulo correspondiente a la Ruta de Datos como interconexión de los distintos submódulos componentes. 6 de 6