Dispositivos Lógicos Programables

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1 Electrónica Digital Departamento de Electrónica Dispositivos Lógicos Programables Bioingeniería Facultad de Ingeniería - UNER

2 Circuitos programables / configurables Arquitectura no configurable Microprocesador / Microcontrolador ALU Registros Memorias Ejecución de un programa (firmware) Lenguaje de bajo nivel (assembler) Lenguaje de alto nivel (C) Arquitectura configurable Interconexión (re)configurable de bloques lógicos Procesamiento paralelo Configuración por: Métodos tabulares, ecuaciones lógicas. Lenguajes de alto nivel (HDL Hardware Description Language) Dispositivos programables Dispositivos configurables

3 P Programar consiste en establecer las instrucciones para la CPU PLD Programar consiste en cambiar las conexiones y entradas/salidas de la lógica del dispositivo: se configura Ejecución secuencial Cambia el SW Ejecución en paralelo Cambia el HW

4 Clasificación de los CIs ASIC: Application Specific Integrated Circuit Principales fabricantes de PLDs Xilinx, Lattice, Altera, AMD Philips, Texas Instruments, Cypress, ST Microelectronics

5 Dispositivos configurables PLD Programmable Logic Device (PROM) (PLE) Programmable Read Only Memory Programmable Logic Elements PLA Programmable Logic Array PAL Programmable Array Logic (AMD) GAL Generic Array Logic (Lattice) CPLD Complex PLD FPGA Field-Programmable Gate Arrays (Xilinx)

6 Arquitectura genérica básica de un PLD Sistemas MIMO: Multiple Inputs Multiple Outputs Fundamento: Cualquier función lógica puede ser expresada como una suma de productos (AND-OR) (minitérminos) Arquitectura general de un PLD

7 Ejemplo: PLD con 4 entradas y 3 salidas Referencias X: indica una conexión configurable : indica una conexión fija (de fábrica)

8 Simbología +C Referencias X: indica una conexión configurable : indica una conexión fija (de fábrica)

9 PLD 4 x 3 con 6 términos de producto

10 Tipos de matrices y dispositivo PLD PLA: matriz AND configurable matriz OR configurable PROM (PLE Programmable Logic Element): matriz AND fija matriz OR configurable PAL: matriz AND configurable matriz OR fija

11 PLA - Programmable Logic Array Matriz AND configurable Matriz OR configurable No reprogramables Especificación Número de entradas (n) Número de salidas (m) Número de términos de producto (p) En general: p 2 n Ejemplo: PLA de n x m con p términos de producto p compuertas AND de 2n entradas m compuertas OR de p entradas

12 PLA - Programmable Logic Array Matriz AND programable Matriz OR programable n = 4; p 2 4 ; m = 4

13 Ejemplo

14 Ejemplo O1 = I1. I2 + I1. I2. I3. I4 O2 = I1. I3 + I1. I3. I4 + I2 O3 = I1. I2 + I1. I3 + I1. I2. I4

15 Programación para 1 o 0 constantes AND: entrada no conectada fija un 1 OR: entrada no conectada fija un 0

16 Forma comercial: Signetics 82S entradas 48 compuertas AND 8 salidas (OR)

17 Ejemplo de diseño: Comparador de 2 bits Diseño A 1 A 0 B 1 B 0 A>B A<B A=B A>B = A 1 B 1 / + A 1 A 0 B 0 / + A 0 B 1 /B 0 / A<B = A 1 /B 1 + A 1 /A 0 /B 0 / + A 0 /B 1 B 0 A=B = A 1 /A 0 /B 1 /B 0 / + A 1 /A 0 /B 1 /B 0 + A 0 /B 1 B 0 / + A 1 A 0 B 1 B 0 Se requiere un PAL: 4 entradas 3 salidas 4 términos de producto por cada salida Salida activa por alto

18 A>B = A 1 B 1 / + A 1 A 0 B 0 / + A 0 B 1 /B 0 / A<B = A 1 /B 1 + A 1 /A 0 /B 0 / + A 0 /B 1 B 0 A=B = A 1 /A 0 /B 1 /B 0 / + A 1 /A 0 /B 1 /B 0 + A 0 /B 1 B 0 / + A 1 A 0 B 1 B 0

19 PROM Programmable ROM Matriz AND fija Se generan todos los minitérminos Matriz OR programable Se programan las OR n = 4; p = 2 4 ; m = 4

20 PAL - Programmable Array Logic Matriz AND configurable Matriz OR fija Terminales bi-direccionales de E/S No reprogramables PAL es marca registrada de AMD

21 PAL - Programmable Array Logic Matriz AND programable Matriz OR fija Terminales bidireccionales de entrada y salida n = 4; p 2 4 ; m = 4 SALIDAS

22 Arquitectura de los dispositivos PAL PAL con salida combinacional PAL con salida secuencial Control de arquitectura: PAL combinacional, secuencial o una combinación de ambos. Tipos de salida 1. Salida tri-estado 2. Macroceldas de salida Salida con polaridad configurable Salida registrada (con entradas asíncronas) Salida multiplexada

23 Salida tri-estado (alta impedancia)

24 Macrocelda con salida de polaridad configurable Macrocelda combinacional con salida con polaridad configurable y triestado B A Por defecto Fusible quemado A (fuse) B salida = B = B/ Macrocelda combinacional con salida con polaridad configurable triestado y realimentación

25 Macrocelda con salida registrada (con entradas asíncronas) Salida de los PALs secuenciales Macrocelda registrada con salida con polaridad configurable y triestado

26 Macrocelda con salida multiplexada Permite configurar salidas combinacionales o registradas

27 TIBPAL22VP10-25M (Texas Instruments) Formas comerciales 22 entradas y 10 salidas Macrocelda de salida completamente configurable Permite diseño de circuitos con complejidad equivalente de entre 500 a 800 compuertas Power-up clear function Fusible de seguridad

28 Formas comerciales

29 Formas comerciales

30 Formas comerciales

31 PAL16L8 Formas comerciales 32 entradas (16 variables) 64 AND 8 OR de 7 entradas DIP 20 terminales

32 PAL16R8 Formas comerciales 8 entradas 8 salidas 8 FFD CLK, OE/

33 PLDs reprogramables Fusibles reemplazados por transistores CMOS (celdas) borrables eléctricamente (E 2 CMOS) Control de arquitectura: PLD combinacional, secuencial o una combinación de ambos. GAL Generic Array Logic (Lattice Semiconductor) PALCE (AMD) CPLD Complex PLD FPGA Field-Programmable Gate Arrays

34 GAL - Generic Array Logic GAL es marca registrada de Lattice Semiconductor Son programables y borrables eléctricamente Tecnología E 2 CMOS Forma básica: Matriz AND configurable Matriz OR fija Lógica de salida en macrocelda (OLMC Output Logic Macro Cell)

35 GAL22V10, GAL18V10 and GAL26CV12 Block Diagram

36 Modo combinacional

37 Modo registrado

38 Formas comerciales Formas comerciales GAL16V8C 16 entradas 8 salidas Configuración combinacional (sin FFs en las salidas)

39 GAL16V8R Formas comerciales 3 configuraciones 16 entradas 8 salidas 8 FFD CLK, OE/ Configuración registrada (con FFs en todas las salidas)

40 GAL22V10 Formas comerciales

41 Formas comerciales

42 Nomenclatura

43 CPLD Complex PLD FPGA Field Programmable Gate Array

44 Ejemplo: Arquitectura Spartan 3 de Xilinx DCMs (Control digital de relojes) Matriz de bloques lógicos configurables (CLBs) Tri state path D Q Slew Rate Control Passive Pull-Up, Pull-Down Prog. Output driver Vcc Pad Q D Delay Input Buffer I/O Blocks (IOBs) Cout BRAM MULs Slice X1Y1 Interconexiones programables CLB CLB CLBs (Configurable Logic Blocks ) Switch Matrix Slice X0Y1 Cout Slice X1Y0 Cin CLB CLB Slice X0Y0 Cin

45 Bloques lógicos configurables

46 Bloques de E/S configurables

47 Bloques de E/S configurables

48 Arquitectura de CPLD

49 CPLDs: Bloques de función (FB)

50 Granularidad fina y granularidad gruesa Granularidad fina Mejor uso Conversión directa a ASIC Granularidad gruesa Pocos niveles de lógica Menos retardo de interconexión

51 C P L D Esencialmente, PLDs interconectados Gran número de compuertas: cientos a decenas de miles Macroceldas de salida Algunos proveen lógica más flexible que la suma de productos, incluyendo realimentaciones complejas y funciones lógicas avanzadas como aritmética, por ejemplo. CPLD grandes: incluyen memoria on-chip Menor flexibilidad Menor potencia de prestaciones F P G A Decenas a cientos de miles o varios millones de compuertas Bloques de lógica configurables Bloques de E/S configurables Matriz de interconexión programable Mayor flexibilidad Mayor complejidad de diseño Mayor potencia de prestaciones Presencia de funciones de alto nivel (embedded functions) como ALUs, sumadores, multiplicadores, etc. Memorias Decodificadores

52 Ficha técnica familia Spartan 3 de Xilinx 1 CLB = 4 SLICE; 1 SLICE = 2 LUTS + 2 FFs + Carry logic Equivalent logic Cells (celdas lógica equivalentes) = 1 LUT + 1 FF + lógica de control.

53 Ventajas e inconvenientes de los FPGAs Comparativa de las FPGAs frente a: Lógica discreta ASICs Tiempo de diseño (cambios sin soldar ) Densidad integración (menor peso, tamaño) Mayores prestaciones (consumo, velocidad) Menor coste para circuitos medioscomplejos Mayor coste para circuitos muy simples Herramientas específicas (fabricante) complejidad número de unidades (tirada) Tiempo de diseño (cambios en el laboratorio) Reconfigurable (pruebas o actualizaciones) Menor coste para tiradas cortas y medias Mayor coste para tiradas muy largas Menores prestaciones (consumo, velocidad) Menor densidad integración velocidad / consumo Lógica discreta FPGAs ASICs

54 Programación de PLDs HDL Hardware Description Language PALASM, CUPL ABEL : Advanced Boolean Equation Language (Data I/O Corporation) VHDL: Very High Speed Integrated Circuit Hardware Description Language

55 Programación de FPGAs SRAM based FPGAs Anti-fuse based FPGAs Por la tecnología de la memoria de programación No volátiles Basadas en ROM Reprogramables Basadas en EPROM (Erasable-Programmable ROM) o flash Se borran y se pueden volver a programar (unos ciclos) No reprogramables Basadas en fusibles Sólo se pueden programar una vez. No aptas para laboratorios, pero sí para el espacio Volátiles Basadas en RAM Su programación se pierde al quitar la alimentación. Requieren una memoria externa no volátil para configurarlas al arrancar (antes o durante el reset)

56 Fabricantes Actel (fusibles y flash), Altera, Atmel (con micros), Chip Express, Clear Logic, Cypress, DynaChip, Fast Analog Solutions, Gatefield, HammerCores, Lattice (SRAM y flash), Lucent Technologies, Motorola, Orbit, QuickLogic, QuickTurn, Vantis, Xilinx,... Formas comerciales SRAM based FPGA families Altera FLEX family Atmel AT6000 and AT40K families Lucent Technologies ORCA family Xilinx XC4000 and Virtex families Anti-fuse based FPGA families Actel SX and MX families Quicklogic pasic family

57 FPGAs de Xilinx - Evolución Virtex MHz 24M gates* Complejidad de Dispositivos XC MHz 7.5K gates XC MHz 1K gates XC MHz 250K gates XC MHz 23K gates Virtex 200 MHz 1M gates Spartan 80 MHz 40K gates Virtex-E 240 MHz 4M gates Virtex-II 450 MHz 8M gates Spartan-II 200 MHz 200K gates Virtex-II Pro 450 MHz 8M gates* Spartan MHz 5M gates Virtex MHz 16M gates*

58 VHDL FF_AR_CE: process(clk) begin if (CLK event and CLK = 1 ) then if (RST = 1 ) then Q <= 0 ; elsif (SET = 1 ) then Q <= 1 ; elsif (CE = 1 ) then Q <= D_IN; end if; end if; end process Verilog CLK) if (RST) Q <= 0 b0; else if (SET) Q <= 1 b1; else if (CE) Q <= D_IN; Ejemplos de codificación de un FF

59 VHDL process(sel, data) begin case (sel) is when 000 => out <= data(0); when 001 => out <= data(1); when 010 => out <= data(2); when 011 => out <= data(3); when 100 => out <= data(4); when 101 => out <= data(5); when 110 => out <= data(6); when 111 => out <= data(7); when others => out <= 0 ; end case; end process; Verilog (sel or data) case(sel) 3'b000: muxout = data[0]; 3'b001: muxout = data[1]; 3'b010: muxout = data[2]; 3'b011: muxout = data[3]; 3'b100: muxout = data[4]; 3'b101: muxout = data[5]; 3'b110: muxout = data[6]; 3'b111: muxout = data[7]; default : muxout = 0; endcase Ejemplos de codificación de un MUX

60 Características del diseño con PLDs Simplicidad de diseño Funcionalidades adicionales Gran flexibilidad (distintas configuraciones) Posibilidad de reprogramar Programación in situ (isp - in system programmable) Bajo consumo (modos stand-by; wake up) Fiabilidad Menor costo Reducción del número de CIs Ahorro de espacio Seguridad

61 FIN

62 Ejemplo de diseño #1: Convertidor de BCD a Gray DIAPOSITIVA OCULTA

63 Consideraciones a tener en cuenta en un diseño CPLDDIAPOSITIVA OCULTA La tecnología de programación La capacidad del bloque de función La capacidad de entradas/salidas Formas comerciales Altera: Familias MAX 7000, MAX 9000 Atmel: Familias ATF y ATV Lattice: Familias isplsi y (Vantis) MACH Xilinx: Familia XC9500 Cypress: Familia FLASH370 actualizar

64 FPGA Field Programmable Gate Array DIAPOSITIVA OCULTA Antes opciones de implementación circuitos TTL y memorias ROM PAL/GAL Programmable Array Logic 1980 CPLDs Complex Programmable Logic Device 1984 Primera FPGA (Ross Freeman - Xilinx) X Link X Dispositivo lógico programable (su funcionalidad se fija por el usuario después de la fabricación) Field Programmable Gate Array

65 Cómo cambiar el hardware? DIAPOSITIVA OCULTA Configurar: cambiar las funciones lógicas y las conexiones Estructura genérica FPGA Por ejemplo: Entradas Lógica configurable Salidas A B S Memoria de programación 0/1 0/1 0/1 0/1 Interfaz programación Información de configuración La implementación física de la memoria sirve para clasificar las FPGAs Recordatorio: un multiplexor sirve para implementar cualquier función lógica

66 Elementos que componen la lógica configurable Bloques lógicos (combinac. y secuenc.) Granularidad fina Granularidad gruesa Otros bloques (memorias, P embeb.) DIAPOSITIVA OCULTA Bloques de salida Entrada, salida, bidireccional Compatibilidad estándares Registro o salida directa Bloques lógicos Bloques lógicos Matriz interconexión a) Matriz interconexión Bloques salida Pines de E/S Bloques lógicos b) Bloques lógicos Otros elementos Osciladores de reloj internos DCMs (control digital del reloj) Sistemas de conexión Locales o vecino-vecino (a) Globales o larga distancia (b) De alta velocidad (carry) Dedicadas (reloj, reset)

67 Cada slice contiene: Lógica de generación rápida de acarreo Generadores de funciones (look-up tables) de 16x1 (f. de 4 variables) G4 G3 G2 G1 G Gen. Func. Carry logic control D EC SR Q REV Y YQ Parte superior WE CK WSGEN Lógica común y de memoria distribuida F4 F3 F2 F1 F Gen. Func. Carry logic control SR REV D Q EC X XQ Salida combinacional Salida registrada Parte inferior

68 Información de pedido Xilinx Spartan 3 Tipo de dispositivo Speed grade* XC3S200-4 FT 256 C Num. de System gates (puertas lógicas) 200 K Rango de temperatura C comercial (0ºC a 85ºC) I Industrial (-40 ºC a 100 ºC) Número de pines Tipo de encapsulado Speed grade* Depende de la tecnología de FPGA, para las Spartan 3 Mayor numero, más rápido el chip Ejemplo encapsulado

69 Metodología de diseño con FPGAs Captura del diseño Introducir los datos sobre las características del circuito que se quiere construir Simulación funcional Probar si la IDEA (y/o los primeros diseños) funcionan Diseño físico Simulación con retardos Programación Traducir el diseño a un circuito real Probar si el circuito funcionará a la velocidad requerida, una vez que se saben los retardos reales, y si lo hace igual que la idea Descargar la información de configuración a la FPGA Pruebas prototipo Depuración HW Probar el circuito REAL, en su entorno real de funcionamiento Detectar las causas de problemas y corregirlos

70 Métodos de captura del diseño Captura del diseño Captura de esquemas Lenguaje descr. HW Ecuaciones algebraicas Diagrama de estados a b c 0 1 s If c=0 then s<=a else s<=b s=ac + bc 1/1 A C 0/1 0/1 B 1/1 Traducción Síntesis Síntesis sencilla Síntesis sencilla Lista de Conexiones (netlist) Diseño físico

71 Fases del diseño físico en FPGAs Captura diseño Mapeado (Mapping) Emplazamiento (Placement) Conexionado (Routing) Cálculo de retardos Agrupar o descomponer los símbolos lógicos en los elementos físicos que componen la FPGA (CLBs, IOBs, etc.) Colocar los CLBs resultantes en los CLBs disponibles de la FPGA, atendiendo a criterios de proximidad para reducir el tiempo de propagación de las señales en el interior del circuito Gestionar los recursos de conexionado locales (vecino a vecino), de larga distancia (buses y matrices de conexión) o globales (relojes, resets, etc.) Estimación de tiempos de propagación en función de las puertas usadas, su carga y sus interconexiones, para poder realizar simulaciones precisas Configuración Generar la secuencia de bits que configura el dispositivo adecuadamente Programación

72 Cómo seleccionar un FPGA? Para que se va a usar? Funcionalidad / Prestaciones Consumo tipo de dispositivo (Móvil, estático). Proveedor Familia de FPGA Qué se va a implementar en la FPGA? Tamaño de la FPGA Escoger una más grande de la prevista (mejo si no es la más grande de la serie) Que se va ha conectar a la FPGA? Tipo y numero de IOs Cuantas IOs se prevé que se van a usar. Dispositivos Periféricos La FPGA cubre el estándar de IO que se necesita? Hay restricciones de espacio? Tamaño del producto Encapsulado Precio de la FPGA Entra en el presupuesto? NOTA : Pregunta clave Hay otras soluciones que hagan lo mismo (iguales prestaciones y funcionalidad) a menor precio y consumo?

73 Tendencias de los FPGAs Sistemas en Chip programable Periféricos GBps Periféricos Analógicos (Actel Fusion Silicon) Lógica programable *DSP Digital signal processing Procesado digital de señales up Memoria Bloques DSP* 1 Soft Core : Microprocesador implementado con lógica de FPGA Ejemplo: Altera Nios Processor Xilinx Microblaze (32 bits) y Picoblaze (8 bits libre) 2 Hard Core : Microprocesador fundido en silicio Ejemplo: Altera Excalibur (lo han dejado) Xilinx IBM PPC 450 (Virtex II Pro, Virtex 4 FX) Nota: Existen otros microprocesadores descritos en VHDL o Verilog que se pueden implementar en un FPGA como LEON, 8051 y otros

74 Comparativa de implementar en FPGA (HW) o up/dsp (SW) Mayores ventajas de las FPGAs Paralelismo!!! + Flexibilidad Reutilización del HW X + Y x X Y x Y X 2 + XY + Y 2 X X X Y Y Y x x x + Computación temporal Mayores desventajas de las FPGAs + Consumo - Tolerancia a fallos + Computación espacial - Seguridad

75 Ámbito de aplicación Prototipado Rápido Diseño de bloques propietarios (IP CORES), ejemplo : PCI, DCT, FFT, etc. Para series pequeñas Ejemplos Reales Productos Tecnología aeronáutica Control de fuentes de alimentación, control de alarmas y señalización del piloto. Inclinación de trenes para tomar curvas Aeropuerto Routers, estaciones bases HDTV NASA misión Pathfinder de Marte en 1997 (FPGA especial) Empresas en España: SIDSA, INDRA Empresas en Argentina Aplicaciones que requieren alta capacidad de computo Productos capaces de actualizarse después de la venta

76 CPLD o FPGA? CPLD FPGA Arquitectura PAL Arreglo de compuertas Densidad Baja a media Media a alta (hasta 10 6 compuertas) Velocidad Rápido Dependiente de la aplicación Inteconexión Crossbar Routing Consumo Alto Medio

77

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80 Ejemplo F1 = A F2 = A B F3 = A + B F4 = A B + AB F1 = AB + AB = A (B+B ) = A F2 = A B (directo) F3 = A B + AB + AB = B + AB = B + A F4 = A B + AB (directo)

81 Forma comercial PAL16L8 (TI)

82 Forma comercial PAL16R6 (TI)

83 Forma comercial PALCE20V8 (Cypress)

84 Macrocelda (OLMC - Output Logic Macrocell)

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