Operadores y atributos en VHDL [1]
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- Ana Belén Hernández Castillo
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1 Operadores y atributos en VHDL [1] Sistemas Digitales Avanzados Universidad Técnica Particular de Loja Prof: Diego Barragán Guerrero Oct Feb Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
2 Operadores Operadores pre definidos: Operadores de asignación. Operadores lógicos. Operadores aritméticos. Operadores de relación. Operadores de desplazamiento. Operadores de concatenación. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
3 Operadores de asignación <= Asignar valor a Signal. := Asignar valor a Variable, Constant o Generic. Establece también el valor inicial. => Asignar valores a elementos de vectores con Others. Código VHDL SIGNAL x: STD_LOGIC; VARIABLE y: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL w: STD_LOGIC_VECTOR(0 TO 7); x<= 1 -- Asignación a Signal. y:="0000"; -- Asignación a variable w<=(0=> 1, OTHERS => 0 ); -- Asignación a elementos de vectores Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
4 Operadores lógicos Datos de entrada: BIT, STD LOGIC o STD ULOGIC. BIT VECTOR, STD LOGIC VECTOR o STD LOGIC VECTOR. Lista de operadores: NOT, AND, OR, NAND, NOR, XOR, XNOR. Código VHDL y<= NOT a AND b; --(a.b) y<= NOT (a AND b);--(a.b) y<= a NAND b; --(a.b) Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
5 Operadores aritméticos Datos de entrada: INTEGER, SIGNED o UNSIGNED. Con paquetes std logic signed std logic unsigned el dato std logic vector puede usarse para suma o resta. Cuadro: Operadores aritméticos + Suma - Resta * Multiplicación / División ** Potencia MOD Módulo REM Resto ABS Valor absoluto Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
6 Operadores de comparación Datos de entrada: cualquier tipo de dato. Cuadro: Operadores de comparación = Igual a / = Diferente de < Menor que > Mayor que <= Menor o igual >= Mayor o igual Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
7 Operadores de desplazamiento Sintaxis: <Operador izquierdo><operación><operador derecho> Operador izquierdo: del tipo BIT VECTOR. Operador derecho: del tipo INTEGER. Cuadro: Operadores de desplazamiento sll srl desplazamiento a la izquierda deslplazamiento a la derecha Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
8 Atributos de datos Todos estos atributos son sintetizables. Cuadro: Atributos de datos d LOW índice menor del arreglo d HIGH índice superior del arreglo d LEFT índice más a la izquierda d RIGHT índice más a la derecha d LENGTH dimensión del vector d RANGE rango del vector d REVERSE RANGE rango del vector invertido Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
9 Atributos de datos (ejemplos) Código VHDL SIGNAL d: STD_LOGIC_VECTOR (7 DOWNTO 0); Cuadro: Atributo de la señal d d LOW 0 d HIGH 7 d LEFT 7 d RIGHT 0 d LENGTH 8 d RANGE 7 downto 0 d REVERSE RANGE 0 to 7 Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
10 Atributos de señales Considerando una señal s. Cuadro: Atributos de señales s EVENT s STABLE s ACTIVE s QUIET s LAST EVENT s LAST ACIVE verdadero si un evento ocurre en s verdadero si no hay eventos en s verdadero si s= 1 verdadero si no hay eventos en un tiempo determinado tiempo desde del último evento valor de s antes del último evento Solo las dos primeras son sintetizables. Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
11 Atributos de señales (ejemplo) Todas las asignaciones a seguir son sintetizables y retornan un valor verdadero (true) cuando un evento ocurre en el reloj (clk) Y ese evento es hacia arriba. Código VHDL IF (clk EVENT AND clk= 1 )... IF (NOT clk STABLE AND clk= 1 )... WAIT UNTIL (clk EVENT AND clk= 1 ); IF RISING_EDGE(clk) Llamado a una función Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
12 Generic Parámetro estático definido para facilidad de modificación del código. Implementa flexibilidad al código. Es declarado en la entidad. Es global para todo el programa. Código VHDL ENTITY my_entity IS GENERIC (n : INTEGER := 8); PORT (...); END my_entity; ARCHITECTURE my_architecture OF my_entity IS... END my_architecture; -- Se puede especificar más de un Generic GENERIC (n: INTEGER := 8; vector: BIT_VECTOR := " "); Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
13 Bibliografía [1] Volnei A. Pedroni. Circuit Design with VHDL. MIT Press, Cambridge, MA, USA, Sistemas Digitales Avanzados (UTPL) IET Oct Feb / 13
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