LENGUAJE VHDL. Ing. Wilmer Naranjo 1

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1 LENGUAJE VHDL Ing. Wilmer Naranjo 1

2 DESCRIPCIÓN EN VHDL Al inicio de los 80 s diversos grupos de investigadores empiezan a crear y desarrollar los llamados "lenguajes de descripción de hardware" cada uno con sus peculiaridades. Empresas como IBM con su IDL, el TI - HDL de Texas Instruments, ZEUS de General Electric, etc., Alrededor de 1981 el Departamento de Defensa de los Estados Unidos desarrolla un proyecto llamado VHSIC (Very High Speed Integrated Circuit ) su objetivo era rentabilizar las inversiones en hardware haciendo más sencillo su mantenimiento. Se pretendía con ello resolver el problema de modificar el hardware diseñado en un proyecto para utilizarlo en otro, lo que no era posible hasta entonces porque no existía una herramienta adecuada que armonizase y normalizase dicha tarea, era el momento de los HDL's Ing. Wilmer Naranjo 2

3 DESCRIPCIÓN EN VHDL Constituida al menos por 3 elementos principales: o Biblioteca (librerías) o Entidades o Arquitecturas El diseñador generalmente realiza la descripción de las entidades y arquitectura empleando elementos almacenados en las bibliotecas. Éstas a su vez son almacenadas en la biblioteca de trabajo, luego de ser compiladas. Ing. Wilmer Naranjo 3

4 BIBLIOTECA Es un lugar donde el compilador VHDL almacena información referente a un proyecto de diseño particular, incluyendo documentos intermedios que son usados en el análisis, simulación y la síntesis. Una biblioteca estándar muy usada es IEEE. Para especificar la biblioteca se usa "library" y en la primera línea del programa de escribirse lo siguiente: Library ieee; Ing. Wilmer Naranjo 4

5 OBJETO DE DATOS Se proporcionan tres tipos de objetos de datos: Señales Constantes Variables Las señales: representan las señales lógicas de un circuito. Las constantes y variables son útiles para describir el circuito. Ing. Wilmer Naranjo 5

6 NOMBRE DE OBJETO DE DATOS Cualquier carácter Alfanumérico Empieza con una letra (ingles) No puede ser una palabra reservada de VHDL No puede empezar con _ No puede tener dos _ seguidos Ejemplo X1, Puerto_1, UNO, estado, a, F VHDL no distingue entre mayúscula y minúscula. Ing. Wilmer Naranjo 6

7 VALORES DE OBJETO DE DATOS Se utiliza objeto de datos SIGNAL para representar señales lógicas en un circuito. El Valor objeto SIGNAL individual se especifica utilizando apostrofe como en 0 o en 1 para un número binario. El Valor objeto SIGNAL multibits se especifica utilizando comillas como en 0101 o Las comillas también se emplean para indicar un número binario 1001 representa los cuatro valores SIGNAL 1, 0, 0, 1 Los valores CONSTANT o VARIABLE se especifican de la misma manera que los objetos de datos SIGNAL. Ing. Wilmer Naranjo 7

8 OBJETO DE DATOS SIGNAL Los objetos de datos SIGNAL representan señales lógicas, o cables en un circuito. Ejemplo de declaración: SIGNAL signal_name: type_name La variable type_name determina los valores legales que la señal puede asumir y sus usos en VHDL. Ejemplos: BIT, BIT VECTOR, STD_LOGIC, STD_LOGIC VECTOR, STD_ULOGIC, SIGNED, UNSIGNED, INTEGER, ENUMERATION y BOOLEAN. Ing. Wilmer Naranjo 8

9 TIPO BIT y BIT_VECTOR Estos tipos están predefinidos en los estandares de VHDL del IEEE 1076 y BIT puede tener los valores 1 o 0 BIT_VECTOR es un arreglo lineal de objetos tipo bit. Ejemplo: SIGNAL X1: BIT SIGNAL C: BIT_VECTOR (1 TO 4) SIGNAL D: BIT_VECTOR (7 DOWNTO 0) C<= C(1)=1, C(2)=0, C(3)=1, C(4)=0 D<= D(7)=1, D(6)=0, D(5)=0, D(4)=1 --D(3)=0, D(2)=1, D(1)=0, D(0)=0 Ing. Wilmer Naranjo 9

10 TIPO STDLOGIC y STDLOGIC _VECTOR Se añadio en el estandar de VHDL del IEEE Ofrece mayor versatilidad que el tipo BIT. Para utilizarlo debemos de incluir las siguientes instrucciones LIBRARY ieee USE ieee.std_logic_1164.all Los siguientes valores son legales para STD_LOGIC: un 0 ; un 1 Z alta impedancia ; estado opcional (don t care) L un 0 débil ;H ---- un 1 débil U no inicializado ;X ---- desconocido (un 0 ó un 1 fuerte) W desconocido (un 0, ó un 1 débiles) SIGNAL X1, x2, x3 :STD_LOGIC SIGNAL C : STD_LOGIC_VECTOR (1 TO 4) SIGNAL Y, Z : STD_LOGIC_VECTOR (7 DOWNTO 0) Ing. Wilmer Naranjo 10

11 TIPO STD_ULOGIC Muy similares a las señales de tipo STD_LOGIC. La diferencia esta en que STD_ULOGIC se relaciona con el concepto de Función de Resolución. La Función de Resolución se utiliza para determinar que valor debe tomar una señal si hay dos fuentes para la misma. Por ejemplo dos buffers triestados podrían tener sus salidas conectadas a una señal x, en algún momento uno de ellos podría producir un valor de salida Z y el otro un valor 1. Para determinar que el valor de X debe de ser 1 en este caso se emplea la función resolución Ing. Wilmer Naranjo 11

12 TIPO SIGNED Y UNSIGNED Los paquetes std_logic_signed y std_logic_unsigned recurren a otro paquete llamado std_logic_arith, que define el tipo de circuito que utilizará operadores aritméticos como +. El tipo signed maneja números con signo (complemento a 2) El tipo unsigned emplea números sin signo. Ing. Wilmer Naranjo 12

13 TIPO INTEGER Una señal INTEGER tiene 32 bit, cuyo rango [-(2 31-1) a (2 31-1)]. El rango se puede personalizarutilizango RANGE. SIGNAL X: INTEGER RABGE -127 TO 127. TIPO BOOLEAN Tiene los valores TRUE o FALSE, que equivale a 1 y a 0. TIPO ENUMERATION Tiene valores que el usuario especifica. TYPE enumerated_type_name IS (name{, name}); TYPE State_type IS (estadoa, estadob, estadoc); SIGNAL y: State_type; Los valores legales para y son estadoa, estadob y estadoc Ing. Wilmer Naranjo 13

14 OBJETO DE DATOS CONSTANTES Es aquel cuyo dato no puede cambiar. CONSTANT constant_nombre : type_name:=constant_valor; CONSTANT zero : std_logic_vector (3 downto 0):= 0000 ; OBJETOS DE DATOS VARIABLES Se utiliza para almacenar los resultados de los cálculos VARIABLE variable_name: type_name Ing. Wilmer Naranjo 14

15 Operadores Cinco categorías de operadores: Aritméticos Relacionales Lógicos Desplazamiento Otros Ing. Wilmer Naranjo 15

16 Operadores Aritméticos OPERACIÓN OPERADOR Igual = Diferente /= Mayor > Mayor o igual >= Menor < Menor o igual <= Ing. Wilmer Naranjo 16

17 Operadores lógicos y de desplazamiento OPERACIÓN OPERADOR Y and Y Negado nand O or O Negado nor O-exclusiva xor O-exclusiva negada xnor Negación not Desplazamiento lógico a la izquierda sll Desplazamiento lógico a la derecha srl Desplazamiento aritmético a la izquierda sla Desplazamiento aritmético a la derecha sra Desplazamiento circular a la izquierda rol Desplazamiento circular a la derecha ror Ing. Wilmer Naranjo 17

18 Operadores de adición OPERACIÓN OPERADOR Signo positivo + Signo negativo - Concatenación & Operadores Otros Operadores de multiplicar: *, /, MOD, REM Operadores miscellaneous: **, ABS Ing. Wilmer Naranjo 18

19 TIPO Integer Natural Positive Real Boolean Bit Std_logic Tipos de datos RANGO MAXINT MAXINT 0 MAXINT 1 MAXINT MAXREAL MAXREAL TRUE,FALSE 0,1 0, 1, Z (tercer estado), - (don t care), L, H,, U, X, W DESCRIPCIÓN Números enteros Números naturales Números positivos Números reales Números booleanos Números binarios Estándar Lógico Bit_vector Character String Conjunto de bits Conjunto de caracteres Cadena de bits Caracteres Cadena de caracteres Ing. Wilmer Naranjo 19

20 ENTIDAD DE DISEÑO DE VHDL Un circuito o subcircuito descrito con código VHDL se llama entidad de diseño o simplemente entidad. Tiene dos partes principales que son: Declaración de entidad ENTITY Especifica las señales de entrada y salida del circuito digital. Arquitectura. Proporciona los detalles del circuito. ENTIDAD DECLARACION DE ENTIDAD ARQUITECTURA Ing. Wilmer Naranjo 20

21 DECLARACION ENTITY Las señales de E/S del circuito digital se especifica utilizando la declaración ENTITY. PORT indica la señal de E/S en modo: Modo in: Un puerto es de modo in si la información correspondiente al mismo, entra a la entidad. Modo out: Un puerto es de modo out si la información fluye hacia fuera de la entidad. Modo buffer: Este modo es similar al modo out, pero además, permite la realimentación y no es bidireccional. Modo inout: Es usado para señales bidireccionales. Ing. Wilmer Naranjo 21

22 ENTIDAD Tiene la misión de modelar la interfaz de un circuito o sistema con el exterior, a través de las entradas y salidas. A B E C Entity EJEMPLO is Port (A,B: in bit; C : out bit); End EJEMPLO A B E C Entity EJEMPLO1 is Port (A,B: in bit_vector (1 to 4); C : out bit_vector (1 to 4)); End EJEMPLO1 Ing. Wilmer Naranjo 22

23 ARQUITECTURA ARCHITECTURE Provee los detalles del circuitopara una entidad. Consta de 2 partes principales: La región declarativa Precede a la palabra reservada BEGIN. Se utiliza para declarar señales, tipos definidos por el usuario y constantes, componentes y atributos. La región del cuerpo de arquitectura Se encuentra después de BEGIN y se detalla la programación en VHDL del circuito digital Ing. Wilmer Naranjo 23

24 PAQUETE Un paquete en VHDL sirve como un depósito. Se utiliza para almacenar código de VHDL de uso general. Un paquete tiene dos partes: Declaración de Paquete. Se declara: LIBRARY library_name; USE library_name.package_name_all; PACKAGE package_name IS [TYPEdeclarartions] [SIGNAL declarartions] [COMPONENT declarartions] END package_name Cuerpo de Paquete. Opcional para definir funciones de VHDL Ing. Wilmer Naranjo 24

25 Crear paquetes La biblioteca IEEE es solo de lectura, tipo global, no puede interactuar ni modificar. Cada diseñador puede crear su propio paquete dando la posibilidad de utilizarlos en otros diseños o modificarlos, para esto el compilador VHDL genera automáticamente una biblioteca llamada work. En la biblioteca work se almacenan las entidades y arquitecturas de diseño. Una vez creado el nuevo paquete se lo puede usar en otro proyecto declarándolo de la siguiente manera: Use work.nombre_del_paquete.all ; Ing. Wilmer Naranjo 25

26 SUBCIRCUITOS Una entidad de VHDL definida en un archivo de código fuente puede usarse como subcircuito en otro archivo de código fuente. El subcircuito en VHDL se llama COMPONENTE. Un componente se declara en la arquitectura o en la declaración de paquete. La sintaxis de la declaración del componente es similar a la declaración de la entidad. Una vez declarado, este puede instanciarse como un subcircuito. COMPONENT component_name [GENERIC ( parameter_name: integer:= default_value{; parameter_name: integer:= default_value});] PORT ([SIGNAL] signal_name {, signal_name}:[mode] type_name{; [SIGNAL] signal_name {, signal_name}:[mode] type_name}); instance_name : component_name PORT MAP( formal_name => actual_name {, formal_name => actual_name }); Ing. Wilmer Naranjo 26

27 ARQUITECTURA Es la encargada de la descripción del funcionamiento de un circuito. Describe el funcionamiento interno de las entidades. Pueden existir varias arquitecturas para una misma entidad. Niveles de arquitectura: - Nivel Algorítmico - Nivel RTL - Nivel Lógico Ing. Wilmer Naranjo 27

28 Nivel Algorítmico, funcional o de comportamiento Es el nivel con mayor grado de abstracción. El diseñador sólo describe el comportamiento del sistema sin preocuparse de las señales o componentes internos del mismo. Se suele hablar de éste nivel como: Alto Nivel. Ing. Wilmer Naranjo 28

29 Ejemplo: Entity decodificador is Port (e0,e1,en: in bit; s0,s1,s2,s3 : out bit); End decodificador Ing. Wilmer Naranjo 29

30 Nivel Algorítmico architecture algoritmica of decodificador is begin process (e0,e1,en) begin if en= 0 then s0<= 0 ; s1<= 0 ; s2<= 0 ; s3<= 0 ; elsif e1= 0 and e0= 0 then s0<= 1 ; elsif e1= 0 and e0= 1 then s1<= 1 ; elsif e1= 1 and e0= 0 then s2<= 1 ; elsif e1= 1 and e0= 1 then s3<= 1 ; end if; end process; end algoritmica; Ing. Wilmer Naranjo 30

31 Nivel RTL (Register Transfer Level) o de flujo de datos (Data Flow) Proporciona un cierto grado de abstracción con respecto al hardware. El diseñador describe el sistema mediante diagramas de transferencias entre registros, tablas de verdad o ecuaciones lógicas. Ing. Wilmer Naranjo 31

32 Nivel RTL architecture RTL of decodificador is signal e0n, e1n: bit; begin e0n<=not(e0); e1n<=not(e1); s0<= e0n and e1n and en; s1<= e0 and e1n and en; s2<= e0n and e1 and en; s3<= e0 and e1 and en; end RTL; Ing. Wilmer Naranjo 32

33 Nivel Lógico o Estructural Utiliza los recursos que el lenguaje proporciona para describir las interconexiones entre los distintos componentes de un circuito. No se realiza una descripción del comportamiento sino de la estructura del mismo. Ing. Wilmer Naranjo 33

34 Nivel Lógico architecture estructural of decodificador is signal e0n, e1n: bit; component inversor is port (e:in bit; s:out bit); end component; component puerta_and is port (e0, e1,en:in bit; s:out bit); end component; Begin N0:inversor port map (e0, e0n); N1:inversor port map (e1, e1n); A0:puerta_and port map (e0n, e1n, en,,s0); A1:puerta_and port map (e0, e1n, en,,s1); A2:puerta_and port map (e0n, e1, en,,s2); A3:puerta_and port map (e0, e1, en,,s3); end estructural; Ing. Wilmer Naranjo 34

35 INSTRUCCIONES DE ASIGNACION CONCURRENTE Asignación de señales simples Signal_name <= expression; Asignación de señales seleccionada Whit expression SELECT signal_name <= expression WHEN constant_value{, expression WHEN constant_value}; Asignación de señal condicional signal_name <= expression WHEN logic_expression ELSE {expression WHEN logic_expression ELSE} expression; Instrucciones Generate Ing. Wilmer Naranjo 35

36 COMPARADOR ASIGNACION Entity comparador is Port (A,B: in bit_vector (0 to 3); A C : out bit ); B End comparador architecture RTL of comparador is BEGIN C <= NOT (A(0) XOR B(0)) AND NOT (A(1) XOR B(1)) AND NOT (A(2) XOR B(2)) AND NOT (A(3) XOR B(3)); end RTL; E C Ing. Wilmer Naranjo 36

37 SELECTOR SELECCION Entity selector is Port (A,B: in bit_vector (1 to 4); S: in bit; C : out bit_vector (1 to 4)); End selector architecture RTL of selector is begin WITH S SELECT C <= A WHEN 0, B WHEN OTHERS; end RTL; A B E S C Ing. Wilmer Naranjo 37

38 SELECTOR 4 Entity selector4 is Port (A,B,C,D: in bit_vector (1 to 4); S: in bit_vector (0 to 1); F : out bit_vector (1 to 4)); End selector4 architecture RTL of selector4 is begin WITH S SELECT F <= A WHEN 00, B WHEN 01, C WHEN 10, D WHEN OTHERS; end RTL; A B C D E S F Ing. Wilmer Naranjo 38

39 COMPARADOR CONDICIONAL Entity comparador is Port (A,B: in bit_vector (1 to 4); C : out bit ); End comparador architecture RTL of comparador is A B E C BEGIN C <= 1 when (a = b) else 0 ; end RTL; Ing. Wilmer Naranjo 39

40 SELECTOR Entity selector2 is Port (A,B: in bit_vector (1 to 4); S: in bit; C : out bit_vector (1 to 4)); End selector2 architecture RTL of selector2 is A B E S C begin C <= A WHEN S= 0 ELSE B; end RTL; Ing. Wilmer Naranjo 40

41 Asignación de señal recibida 2 Otra forma: with -select -when -others Ejemplo: Whit m select T <= 1 when ; 0 when ; z when others; Las barras verticales ( ) tienen el mismo significado que la operación lógica or. Ing. Wilmer Naranjo 41

42 PROCESO Es el mecanismo fundamental utilizado para describir el comportamiento de una entidad. La arquitectura de una entidad descrita a nivel de comportamiento incluye una o más procesos. Es en sí una cláusula concurrente, pero las sentencias incluidas en él son secuenciales. La declaración de los procesos comienza con el nombre de éste, seguida por dos puntos (:) y luego, la palabra clave PROCESS. Después de la palabra clave es necesario detallar una lista de señales, conocida como lista de sensibilidades. El objetivo de esta lista es activar el proceso, siempre y cuando se active o cambie una de las señales contenidas en dicha lista. Ing. Wilmer Naranjo 42

43 Sintaxis del proceso nombre_del_proceso: process (señal1, señal2,,señaln) Declaración de tipos Declaración de variables Declaración de constantes Begin Declaraciones secuenciales... Declaraciones secuenciales end process nombre_del_proceso; Ing. Wilmer Naranjo 43

44 Declaración if - then La declaración if es una estructura de asignación condicional, que permite la selección de instrucciones que serán ejecutadas, dependiendo de una o más condiciones. Ejemplo: If a=b then E<= 1 ; end if; Ejemplo: Declaración if then-else If a=b then else end if; E<= 1 ; E<= 0 ; Ing. Wilmer Naranjo 44

45 Declaración if then-elsif-else Usada cuando es necesario varias estructuras if anidadas (una en el interior de otras). Ejemplo: If [A[3]= 1 ] then Y <= 111 ; elsif [A[2]= 1 ] then Y <= 110 ; elsif [A[1]= 1 ] then Y <= 101 ; elsif [A[0]= 1 ] then Y <= 100 ; else Y <= 000 ; end if; Ing. Wilmer Naranjo 45

46 Declaración Case Es muy útil cuando se disponen de varias alternativas a partir del valor de una señal, o una expresión y se necesita seleccionar sólo una. Ejemplo: Case A is when 001 => Y[0] <= '0'; when 010 => Y[1] <= '0'; when 011 => Y[2] <= '0'; when 111 => Y[3] <= '0'; end case; Ing. Wilmer Naranjo 46

47 Case-when-others Ejemplo: Case A is when 001 => Y[0] <= '0'; when 010 => Y[1] <= '0'; when 011 => Y[2] <= '0'; when 101 => Y[3] <= '0'; when others =>Y<= 1111 ; end case; Ing. Wilmer Naranjo 47

48 LOOP VHDL provee dos instrucciones de ciclo: 1.- For --- loop 2.- While --- loop Estas instrucciones sirven para repetir una o mas instrucciones de asignación secuencial. Ing. Wilmer Naranjo 48