Tema 6: Descripción del ISA del MIPS

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1 Arquitectura de Computadores Tema 6: Descripción del ISA del MIPS Eduardo Daniel Cohen Arquitectura de Computadoras UNT D. Cohen

2 Temario Operaciones del MIPS Procesamiento: Aritméticas y Lógicas. Transferencia de Control (Saltos). Transferencia de Datos Convenciones de uso de registros. Seudoinstrucciones. Misceláneas. Arquitectura de Computadoras UNT D. Cohen

3 Almacenamiento MIPS I Memoria y Registros 2 32 x bytes de memoria 31 x 32-bit GPRs (R0 = 0) (Registros de Prop. General) 32 x 32-bit registros FP (FP = Floating Point) PC - program counter lo hi registros de salida del multiplicador r0 r1 r31 PC lo hi 0 Arquitectura de Computadoras UNT D. Cohen

4 MIPS: Formatos de la Instrucción y Modos de Direcc. Todas las instrucciones tienen 32 bits de longitud De Registro Directo op rs rt rd register Immediato op rs rt immed 16 Bits Imm. Base+índice op rs rt immed Memoria register + PC-relativa op rs rt immed Memoria PC + Registro Indirecto? Direccionamiento Directo? Arquitectura de Computadoras UNT D. Cohen

5 Principio de Diseño? Menos es más rápido. Simplicidad favorece regularidad. Todas del mismo ancho. Arquitectura de Computadoras UNT D. Cohen

6 Tipos de Datos Bit: 0, 1 Bit String: secuencia de bits de cierta longitud 4 bits: nibble 8 bits: byte 16 bits: half-word 32 bits: word 64 bits: double-word Caracter: Código ASCII de 7 bits BCD: digitos 0-9 codificados desde 0000b hasta 1001b dos dígitos decimales empacados por cada 8 bit Enteros: Complemento a dos. Punto Flotante: Precisión Simple. Precisión Doble. Precisión Extendida. mantisa M x R E exponente base Arquitectura de Computadoras UNT D. Cohen

7 MIPS instrucciones aritméticas Instrucción Ejemplo Significado Comentarios add add $1,$2,$3 $1 = $2 + $3 3 operands; exception possible subtract sub $1,$2,$3 $1 = $2 $3 3 operands; exception possible add immediate addi $1,$2,100 $1 = $ constant; exception possible add unsigned addu $1,$2,$3 $1 = $2 + $3 3 operands; no exceptions subtract unsigned subu $1,$2,$3 $1 = $2 $3 3 operands; no exceptions add imm. unsign. addiu $1,$2,100 $1 = $ constant; no exceptions multiply mult $2,$3 Hi, Lo = $2 x $3 64-bit signed product multiply unsigned multu$2,$3 Hi, Lo = $2 x $3 64-bit unsigned product divide div $2,$3 Lo = $2 $3, Lo = quotient, Hi = remainder Hi = $2 mod $3 divide unsigned divu $2,$3 Lo = $2 $3, Unsigned quotient & remainder Hi = $2 mod $3 Move from Hi mfhi $1 $1 = Hi Used to get copy of Hi Move from Lo mflo $1 $1 = Lo Used to get copy of Lo Cuál add para direcciones? cuál para números enteros? Arquitectura de Computadoras UNT D. Cohen

8 Multiplicación / División Comienzo de la multiplicación o división MULT rs, rt MULTU rs, rt DIV rs, rt DIVU rs, rt Registers Mover el resultado de la operación. MFHI rd MFLO rd HI LO Arquitectura de Computadoras UNT D. Cohen

9 MIPS Instrucciones Lógicas Instruction Example Meaning Comment and and $1,$2,$3 $1 = $2 & $3 3 reg. operands; Logical AND or or $1,$2,$3 $1 = $2 $3 3 reg. operands; Logical OR xor xor $1,$2,$3 $1 = $2 $3 3 reg. operands; Logical XOR nor nor $1,$2,$3 $1 = ~($2 $3) 3 reg. operands; Logical NOR and immediate andi $1,$2,10 $1 = $2 & 10 Logical AND reg, constant or immediate ori $1,$2,10 $1 = $2 10 Logical OR reg, constant xor immediate xori $1, $2,10 $1 = $2 10 Logical XOR reg, constant shift left logical sll $1,$2,10 $1 = $2 << 10 Shift left by constant shift right logical srl $1,$2,10 $1 = $2 >> 10 Shift right by constant shift right arithm. sra $1,$2,10 $1 = $2 >> 10 Shift right (sign extend) shift left logical sllv $1,$2,$3 $1 = $2 << $3 Shift left by variable shift right logical srlv $1,$2, $3 $1 = $2 >> $3 Shift right by variable shift right arithm. srav $1,$2, $3 $1 = $2 >> $3 Shift right arith. by variable Arquitectura de Computadoras UNT D. Cohen

10 Uso de Instrucciones Lógicas Trabajar con bits, bytes, medias palabras. Caracteres son bytes. Programa para encontrar 2 bytes en una cadena Desarrollar para próxima clase. Arquitectura de Computadoras UNT D. Cohen

11 Principio de Diseño Optimizar el caso más común. Se cubre la mayoría de las constantes. El resto con dos instrucciones. Arquitectura de Computadoras UNT D. Cohen

12 MIPS Instrucciones de Transferencia de Datos Instruction Comment SW 500(R4), R3 Store word SH 502(R2), R3 Store half word SB 41(R3), R2 Store byte LW R1, 30(R2) Load word LH R1, 40(R3) Load halfword LHU R1, 40(R3) Load halfword unsigned LB R1, 40(R3) Load byte LBU R1, 40(R3) Load byte unsigned LUI R1, 40 Load Upper Immediate (16 bits shifted left by 16) Cargas de constantes? LUI R5 Para qué LUI? R Arquitectura de Computadoras UNT D. Cohen

13 A tener en cuenta Palabras en direcciones múltiplos de 4. Medias Palabras en múltiplos de 2. Bytes en cualquier dirección. Programa anterior: Qué instrucción usar para leer de memoria? Las comparaciones solo entre registros no olvidar - A continuación. Arquitectura de Computadoras UNT D. Cohen

14 MIPS Instrucciones jump, branch y comparación Instruction Example Meaning branch on equal beq $1,$2,100 if ($1 == $2) go to PC Equal test; PC relative branch branch on not eq. bne $1,$2,100 if ($1!= $2) go to PC Not equal test; PC relative set on less than slt $1,$2,$3 if ($2 < $3) $1=1; else $1=0 Compare less than; 2 s comp. set less than imm. slti $1,$2,100 if ($2 < 100) $1=1; else $1=0 Compare < constant; 2 s comp. set less than uns. sltu $1,$2,$3 if ($2 < $3) $1=1; else $1=0 Compare less than; natural numbers set l. t. imm. uns. sltiu $1,$2,100 if ($2 < 100) $1=1; else $1=0 Compare < constant; natural numbers jump j go to Jump to target address jump register jr $31 go to $31 For switch, procedure return jump and link jal $31 = PC + 4; go to For procedure call Arquitectura de Computadoras UNT D. Cohen

15 MIPS - Comparación y Saltos Compare and Branch BEQ rs, rt, offset if R[rs] == R[rt] then PC-relative branch BNE rs, rt, offset <> Compare to zero and Branch BLEZ rs, offset if R[rs] <= 0 then PC-relative branch BGTZ rs, offset > BLTZ rs, offset < BGEZ rs, offset >= BLTZAL rs, offset if R[rs] < 0 then branch and link (into R 31) BGEZAL rs, offset >= Excepto BEQ y BNE las comparaciones y branch toman dos instrucciones (se combinan con SLT). Por qué? El ensamblador presenta seudoinstrucciones para el resto de los branchs que se traducen en dos instrucciones. Arquitectura de Computadoras UNT D. Cohen

16 Solo Beq y Bne? Son las más simples y por tanto se implementan con mayor performance. Implementar el resto significa penalizar las más rápidas. Que además son el caso más común. Principios: Menos es más. Optimizar el caso más común. Un buen diseño requiere buenos compromisos. Arquitectura de Computadoras UNT D. Cohen

17 Cómo se carga en Memoria un Programa de MIPS? El primer bloque se reserva para uso del Sistema Operativo. 3 Sementos: texto (programa), datos y stack. El puntero global ($gp) apunta al comienzo de datos dinámicos. Permite el crecimiento de la Pila y de los datos dinámicos. Se reserva 7FFF FFFF hex de Mem. Más adelante veremos que se asigna memoria física a medida que se necesite (mecanismo de Memoria Virtual) Arquitectura de Computadoras UNT D. Cohen

18 MIPS: Convenciones Standard para uso de Registros 0 zero constant 0 1 at reserved for assembler 2 v0 expression evaluation & 3 v1 function results 4 a0 arguments 5 a1 6 a2 7 a3 8 t0 temporary: caller saves... (convocado puede taparlos) 15 t7 16 s0 Guardar por el convocado 23 s7 24 t8 temporary (cont d) 25 t9 26 k0 reserved for OS kernel 27 k1 28 gp Pointer to global area 29 sp Stack pointer 30 fp frame pointer 31 ra Return Address (HW) Más un stack de profundidad 3 para los bits de modo (ver PSW) Arquitectura de Computadoras UNT D. Cohen

19 MIPS / GCC Convenciones de Llamadas a Rutinas fact: addiu $sp, $sp, -32 sw $ra, 20($sp) sw $fp, 16($sp) FP SP ra Bajas Direcciones addiu $fp, $sp, 32 sw $a0, 0($fp) FP SP ra ra old FP lw $ra, 20($sp) lw $fp, 16($sp) addiu $sp, $sp, 32 jr $ra FP SP ra old FP marco En este ejemplo el marco albergará 8 registros (incluidos gp y ra). Arquitectura de Computadoras UNT D. Cohen

20 Seudoinstrucciones La mayoría de las instrucciones de assembler se traducen a una instrucción en LM. Seudoinstrucciones: para mejorar la vida del programador Y vender mejor. move $t0, $t1 add $t0, $zero, $t1 blt $t0, $t1, L slt $at, $t0, $t1 bne $at, $zero, L $at (register 1): assembler temporary Arquitectura de Computadoras UNT D. Cohen

21 Detalles del Set de Instrucciones del MIPS El registro cero siempre tiene el valor cero (aún si se escribe en él) Branch/jump and link pone dirección de retorno. PC+4 en el registro de enlace (R31, también llamado Ra) Todas las instrucciones cambian todos los 32 bits del registro destino (incluso lui, lb, lh) y todas leen todos los 32 bits de las fuentes (add, sub, and, or, ) Las instrucciones inmediatas, aritméticas y lógicas se extienden de la siguiente manera: Operandos lógicos inmediatos se extienden con 0. Op. aritméticos se extienden mediante signo a 32 bits Los datos que se cargan mediante las instrucciones lb and lh se extienden de la siguiente manera: lbu, lhu se extienden con 0. lb, lh se extienden con signo. Puede haber Overflow en las instrucciones add, sub, addi. No puede haber Overflow en addu, subu, addiu, and, or, xor, nor, shifts, mult, multu, div, divu. Arquitectura de Computadoras UNT D. Cohen

22 Saltos Retardados En el MIPS, la instrucción que está después de un branch se ejecuta aún si el salto se produce. Permite al compilador emplear mejor el pipeline del MIPS. Se verá con detalle en próximos temas. Arquitectura de Computadoras UNT D. Cohen

23 3 Formatos de Instrucción 31 3 Direcciones de Reg add rd, rs, rt sub rd, rs, rt 31 3 Direcc, 1 inmediata: ori rt, rs, imm op rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits op rs rt immediate 6 bits 5 bits 5 bits 16 bits Direcc, 1 registro, 1 Memoria Indexada lw rt, rs, imm16 sw rt, rs, imm16 Branch, relativo: beq rs, rt, imm16 JUMP, semidirecto: j target op target address 6 bits 26 bits 0 Arquitectura de Computadoras UNT D. Cohen

24 Síntesis: Características resaltantes del MIPS I Instrucciones de longitud fija de 32-bit (3 formatos) bit GPRs (R0 contiene zero) y 32 FPRs (y HI LO) Particionados por convención de Sw. Instrucciones aritméticas de 3-direcciones, reg-reg. Modo inmediato con 16-bit más LUI (para llegar a ctes de 32 bits) Un solo modo de direccionam. para load/store: base+desplazamiento No hay indirección, ni escalado. Condiciones simples de salto Comparar con cero o dos registros para =,<> No hay códigos de condición. Salto retardado Ejecuta la instrucción después del branch (o jump) aún cuando el salto se realice Arquitectura de Computadoras UNT D. Cohen

25 Revisión: Diseño Set de Instrucciones (MIPS) Usar GPRs con una arquitectura LOAD-STORE: SI Proveer al menos 16 GPRs más FPRs (floating point reg) separados: 31 GPR & 32 FPR Soportar modos de direccionamiento básicos: desplazamiento (con un offset de 12 a 16 bits), inmediato (de 8 a 16 bits), y reg. indirecto : SI: 16 bits para inmediato, desplazamiento (disp=0 => registro indirecto) Que todos los modos de direccionamiento se apliquen a todas las instrucciones de transferencia de datos : SI Emplear codificación de largo fijo si prima la performance y largo variable si prima el tamaño del programa : FIJO Soportar estos tipos de datos: 8-bit, 16-bit, 32-bit enteros y 32-bit y 64-bit IEEE 754 números de punto flotante: SI Soportar las instrucciones simples, ya que son las más frecuentemente ejecutadas: load, store, add, subtract, move register-register, and, shift, compare equal, compare not equal, branch (con direccionamiento relativo a PC de al menos 8-bits), jump, call, and return: SI, 16b Focalizarse en un set de instrucciones pequeño: SI Arquitectura de Computadoras UNT D. Cohen

26 Otras Arquitecturas A ARM INTEL. Arquitectura de Computadoras UNT D. Cohen

27 Similitudes entre ARM y MIPS ARM: El core embebido más popular. Set básico de instrucciones similar a MIPS ARM MIPS Fecha de Anuncio Tamaño de la Instrucción 32 bits 32 bits Espacio de direcciones. 32-bit 32-bit Alineamiento de Datos Alineados Alineados Modos Direccionamiento 9 3 Registros bit bit Entrada/Salida Memory mapped Memory mapped Arquitectura de Computadoras UNT D. Cohen

28 Comparación y Salto en ARM Emplea código de condición (flags) Resultados de una operación aritmética o lógica. Negative, zero, carry, overflow Compara instructiones para setear CCR - Sin quedarse con un resultado en un registro (MIPS). Cada instrucción puede ser condicional. Primeros 4 bits de la instruction: condition value Permite evitar saltos sobre algunas instrucciones. Arquitectura de Computadoras UNT D. Cohen

29 Codificación de las Instrucciones. Arquitectura de Computadoras UNT D. Cohen

30 ISA de Intel x86 Evolución con compatibilidad hacia atrás (1974): 8-bit microprocessor - Acumulador, más 3 pares de registros índices (1978): extensión de 16 bits al Set Complejo de Instrucciones (CISC) 8087 (1980): floating-point coprocessor - Agrega instrucciones FP (1982): direcciones de 24-bit, MMU - Unidad de Manejo de Memoria. Protecciones. Segmentos (1985): extensión de 32-bit (ahora IA-32) - Más modos de direccionamientos y operaciones. - Memoria virtual paginada y segmentada. Arquitectura de Computadoras UNT D. Cohen

31 ISA de INTEL x86 Evolución Posterior: i486 (1989): pipeline, caches on-chip, y FPU - Competidores Compatibles: AMD, Cyrix, Pentium (1993): superescalar, datapath 64-bit, - Versiones posteriores: MMX (Multi-Media extension Inst.). - Bug en divisiones de PF. Pentium Pro (1995), Pentium II (1997) - Nueva Microarquitectura (para diseñar el control). Pentium III (1999) - SSE (Streaming SIMD Extensions) y registros asociados. Pentium 4 (2001) - Nueva Microarquitectura - Se agregan instrucciones SSE2 Arquitectura de Computadoras UNT D. Cohen

32 ISA de INTEL x86 AMD64 (2003): extiende arquitectura a 64 bits EM64T Extended Memory 64 Technology (2004) - AMD64 es adoptada por Intel (con refinamientos) - Agrega instrucciones SSE3 Intel Core (2006) - Agrega instrucciones SSE4, soporte para máq. virtuales AMD64 (2007): instrucciones SSE5 - Intel no sigue este camino, en cambio Advanced Vector Extension (2008) - Registros SSE más largos, más instrucciones. Si INTEL no extendía con compatibilidad, su competencia sí lo haría. Elegancia técnica éxito en el mercado. Arquitectura de Computadoras UNT D. Cohen

33 Registros básicos del x86 Arquitectura de Computadoras UNT D. Cohen

34 Modos de direccionamiento básicos del x86 Dos operandos por instrucción. Fuente/Destino Register Register Register Memory Memory Segundo Operando Register Immediate Memory Register Immediate n Modos de direccionamiento a memoria: n n Dirección en un registro Indexado = R base + displacement n Escalado = R base + 2 scale R index (scale = 0, 1, 2, or 3) n Indexado y Escalado = R base + 2 scale R index + displacement Arquitectura de Computadoras UNT D. Cohen

35 Implementación del IA-32 Set complejo de instrucciones es dificil de implementar. El Hw traduce instructiones a microoperaciones simples (RISC?) - Simple instructions: 1 microoperación. - Complex instructions: Varias microoperaciones. Máquina similar a RISC para las microoperaciones. Porción del mercado hace que sea economicamente viable ($$$$) Performance comparable a RISC Los compiladores evitan las instrucciones complejas. Arquitectura de Computadoras UNT D. Cohen

36 Instrucciones del ARM v8 Extendiéndose a 64-bit, ARM realiza un vuelco completo: ARM v8 se parece al MIPS Cambios en relación a V7 - No hay campo de ejecución condicional. - Campo inmediato para constantes de 12 bits (crece). - Elimina instrucciones load/store de múltiples datos. - PC ideja de ser un GPR - Conjunto de GPRs se expande de 16 a 32 - Los modos de direccionamiento se extienden para todas las dimensiones de datos. - Instrucción de división. - Instrucciones Branch if equal/branch if not equal Arquitectura de Computadoras UNT D. Cohen

37 Falacias (Mentiras) Instrucciones Poderosas más performance Se requieren menos instrucciones complejas. Pero difíciles de implementar, provoca: - Instrucciones más lentas, incluyendo las simples. Los compiladores son buenos en armar buen código con mayoría de instrucciones simples. Emplear assembler para mejorar la performance. Pero los compiladores modernos son mejores para manejarse con procesadores modernos. Más líneas de código más errores y menos productividad. Y para qué sirve saber Assembler? Arquitectura de Computadoras UNT D. Cohen

38 Falacia Compatibilidad hacia atrás No cambia el set de Instrucciones Pero agrega más instrucciones!! x86 instruction set Arquitectura de Computadoras UNT D. Cohen

39 Benchmarks para MIPS Frecuencias Dinámicas. Instruction class MIPS examples SPEC2006 Int SPEC2006 FP Arithmetic add, sub, addi 16% 48% Data transfer lw, sw, lb, lbu, lh, lhu, sb, lui 35% 36% Logical and, or, nor, andi, ori, sll, srl 12% 4% Cond. Branch beq, bne, slt, slti, sltiu 34% 8% Jump j, jr, jal 2% 0% Arquitectura de Computadoras UNT D. Cohen

40 80X86 Una Arquitectura Dominante Muy Complejo: Longitud de las instrucciones: de 1 a 17 bytes. Un operando debe actuar tanto como fuente como también destino. Un operando puede estar en memoria. Registros con personalidad. Modos complejos de direccionamiento e.g., base o indexado escalado con desplazamiento de 8 o 32 bits Pero funciona bien gracias a que: Las instrucciones que más se usan se pueden implementar con buena performance. Los compiladores evitan las porciones lentas de la arquitectura ISA Lo que al 80X86 le falta en estilo le sobra en cantidad, lográndose un buen diseño en la verdadera perspectiva Arquitectura de Computadoras UNT D. Cohen

41 ARM Una arquitectura dominante embebidos. Nace al mismo tiempo que MIPS. Arquitecturas RISCs parecidas. Con algunas diferencias interesantes. La versión 8 da un giro y se parece mucho más a MIPS. Arquitectura de Computadoras UNT D. Cohen

42 Resumiendo... La complejidad de las instrucciones es solo una variable. Menor cantidad de instrucciones Vs. CPI mayor / menor frecuencia de reloj Principios de Diseño (MIPS) La simplicidad favorece la regularidad (no requiere ortogonalidad). Menos es más rápido (32 registros no más) Un buen diseño requiere compromisos (tamaño de constantes...) Paretto que los casos más comunes sean los más rápidos. - Mejor 2 instrucciones simples a que - Todas las instrucciones sean más lentas. Arquitectura de Computadoras UNT D. Cohen